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J-GLOBAL ID：200903037508697011

ラッチ回路、データ出力回路及びこれを有する半導体装置

Inventor：
西村 幸一

About 西村 幸一

, 
山口 秀策

About 山口 秀策


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 伊東 忠彦
Gazette classification：公開公報
Application number (International application number)：1997340082
Publication number (International publication number)：1999176158
Application date： Dec. 10, 1997
Publication date： Jul. 02, 1999
Summary：
【要約】【課題】 回路遅延を小さくして高速動作が行えるラッチ回路、データ出力回路及びデータ出力回路を有する半導体装置を提供することを目的とする。【解決手段】 Nビットのパラレルデータが入力する入力端子に並列に接続された複数のNビット構成のデータラッチ回路と、該データラッチ回路を順番にデータ入力状態とし、前記パラレルデータを所定の順番で前記複数のデータラッチ回路に入力させるデータ入力制御回路と、前記データラッチ回路にラッチされたデータを、ラッチされた順番でかつMビット(N≧M)の出力端子に異なるタイミングで出力させるデータ出力制御回路とを有する。
Claim (excerpt)：
Nビットのパラレルデータが入力する入力端子に並列に接続された複数のNビット構成のデータラッチ回路と、該データラッチ回路を順番にデータ入力状態とし、前記パラレルデータを所定の順番で前記複数のデータラッチ回路に入力させるデータ入力制御回路と、前記データラッチ回路にラッチされたデータを、ラッチされた順番でかつMビット(N≧M)の出力端子に異なるタイミングで出力させるデータ出力制御回路とを有することを特徴とするラッチ回路。
IPC (4)：
G11C 11/407 ,  G06F 5/06 333 ,  G06F 13/38 310 ,  G11C 11/409
FI (4)：
G11C 11/34 362 S ,  G06F 5/06 333 ,  G06F 13/38 310 E ,  G11C 11/34 354 Q
Patent cited by the Patent：
Cited by examiner (3)

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