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J-GLOBAL ID：200903038221853272

不揮発性半導体記憶装置及びその駆動方法

Inventor：
高橋 桂太

About 高橋 桂太

, 
守山 善也

About 守山 善也


Applicant, Patent owner：
松下電子工業株式会社

About 松下電子工業株式会社


Agent (1)： 前田 弘 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999095734
Publication number (International publication number)：2000294658
Application date： Apr. 02, 1999
Publication date： Oct. 20, 2000
Summary：
【要約】【課題】 低電圧化と小型化とを同時に実現できるEEPROMとして機能する不揮発性半導体記憶装置及びその駆動方法を提供する。【解決手段】 P型ウェル2の上に、メモリトランジスタTrmとセレクトトランジスタTrsとからなるメモリセルがマトリックス状に配置されている。P型Si基板1内で、P型ウェル2は、N型ウェル17及び深いN型ウェル18により、ワード線に沿った方向において8ビット毎に電気的に分離され、P型ウェル2の分離された各部分の電圧を個別に制御できるように構成されている。消去時には、選択されたメモリセルにおいて制御ゲート電極10aに負の電圧をP型ウェル2に正の電圧を印加する。書き込み時には、選択されたメモリセルにおいて制御ゲート電極10aに正の電圧をドレイン拡散層3に負の電圧を印加する。負の電圧を利用できるので、低電圧化と昇圧回路の簡素化とが実現できる。
Claim (excerpt)：
半導体基板のウェルの上に、複数のメモリセルを行列状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、上記メモリセルは、上記半導体基板のソース拡散層とドレイン拡散層との間に、上記半導体基板の上に形成された電荷の蓄積が可能な電荷蓄積部、該電荷蓄積部の上に形成された制御ゲート電極を有するメモリトランジスタを設けて構成され、上記メモリトランジスタの制御ゲート電極同士を接続するメモリワード線と、上記メモリトランジスタのドレイン拡散層同士を接続するビット線とを備え、上記ウェルは、上記メモリワード線に沿った方向において複数のメモリセル毎に互いに電気的に分離された複数の部分ウェルに分割され、かつ、上記部分ウェル毎に電位が制御可能に構成されていることを特徴とする不揮発性半導体記憶装置。
IPC (4)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2)：
H01L 29/78 371 ,  H01L 27/10 434
F-Term (44)：
5F001AA09 ,  5F001AA25 ,  5F001AA61 ,  5F001AC02 ,  5F001AD12 ,  5F001AD41 ,  5F001AD51 ,  5F001AD52 ,  5F001AD61 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AE30 ,  5F001AF10 ,  5F001AG40 ,  5F001AH07 ,  5F083EP02 ,  5F083EP14 ,  5F083EP23 ,  5F083EP27 ,  5F083EP33 ,  5F083EP42 ,  5F083ER03 ,  5F083ER05 ,  5F083ER09 ,  5F083ER14 ,  5F083ER15 ,  5F083ER19 ,  5F083ER22 ,  5F083ER23 ,  5F083ER30 ,  5F083GA09 ,  5F083GA30 ,  5F083HA03 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA28
Patent cited by the Patent：
Cited by examiner (2)

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