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J-GLOBAL ID：200903038713578692

半導体装置

Inventor：
平林 修

About 平林 修


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (6)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
Gazette classification：公開公報
Application number (International application number)：2003308839
Publication number (International publication number)：2005078431
Application date： Sep. 01, 2003
Publication date： Mar. 24, 2005
Summary：
【課題】メモリにECC回路とBIST回路とを搭載して構成された半導体装置において、テスト時に、ECC回路とBIST回路とが活性化された状態で、ECC回路によるエラー訂正が必ず行われるように構成され、ECC回路やメモリのクリティカルパスなどの十分なスクリーニングを行うことができる、半導体装置を提供することを目的とする。【解決手段】テストモードにおいて、メモリ11から読み出されたデータを構成する少なくとも1ビットについて擬似エラー発生回路14により擬似エラーを発生させ、この擬似エラーをECC回路12へ供給してこのECC回路12を活性化し、メモリ11から読み出されたデータのビットエラーを訂正し、この訂正データをBIST回路13に送ってテストするように構成される。【選択図】 図1
Claim (excerpt)：
データを記憶するメモリと、 このメモリから読み出されたデータのビットエラーを訂正して訂正データを生成するECC回路と、 このECC回路から出力された訂正データを試験するBIST回路と、 テストモードにおいて、前記メモリから読み出されたデータを構成する少なくとも1ビットについて擬似エラーを発生させてECC回路へ供給する擬似エラー発生回路と、 を具備することを特徴とする半導体装置。
IPC (3)：
G06F11/22 ,  G01R31/28 ,  G11C29/00
FI (7)：
G06F11/22 330F ,  G06F11/22 350G ,  G06F11/22 360H ,  G11C29/00 631B ,  G11C29/00 671B ,  G01R31/28 V ,  G01R31/28 B
F-Term (17)：
2G132AA08 ,  2G132AG05 ,  2G132AK07 ,  2G132AK15 ,  2G132AK20 ,  2G132AK22 ,  2G132AK29 ,  2G132AL11 ,  5B048AA19 ,  5B048CC03 ,  5B048DD05 ,  5B048DD10 ,  5B048DD18 ,  5L106BB12 ,  5L106DD11 ,  5L106DD22 ,  5L106EE07
Patent cited by the Patent：
Cited by applicant (3) Cited by examiner (4)
  • 特開平1-256100
  • 特開昭62-226353
  • 特開昭62-226353
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