Pat

J-GLOBAL ID：200903038788134234

半導体装置

Inventor： 伊藤 健志
Applicant, Patent owner： 株式会社東芝
Agent (1)： 則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1994046615
Publication number (International publication number)：1995263619
Application date： Mar. 17, 1994
Publication date： Oct. 13, 1995
Summary：

【要約】【構成】 ベース基板に薄膜多層配線部を設け、その上に半導体素子を搭載接続したマルチチップモジュール型の半導体装置において、チップキャパシタをベース基板に埋め込み、その上に薄膜多層配線部を形成し、このチップキャパシタをベース基板もしくは薄膜多層配線部に設けられた電源層と接地層の間に接続する。【効果】 電源層および接地層からチップキャパシタまでの配線長を短くすることができる。従って配線のインダクタンスを低減できるため、同時スイッチングノイズを効果的に減少することが可能となる。また半導体素子等の搭載位置の直下にも、チップキャパシタを配置できるため、基板サイズを減少することが可能となる。またチップキャパシタをベース基板に内蔵する形になるので、半導体装置としての厚さを減少することもできる。

Claim (excerpt)：

少なくとも内部に内層導体層を1層有するベース基板と、前記ベース基板の1主面に設けられた凹部と、この凹部に収納されたチップキャパシタと、このチップキャパシタを含めた前記ベース基板の1主面上に、薄膜導体層と絶縁層とを交互に積層して形成した薄膜多層配線部と、前記ベース基板の内部もしくは前記薄膜多層配線部の内部に設けられた電源層と、前記ベース基板の内部もしくは前記薄膜多層配線部の内部に設けられた接地層と、前記接地層と前記チップキャパシタの第1の端子電極とを接続する配線と、前記電源層と前記チップキャパシタの第2の端子電極とを接続する配線と、前記薄膜多層配線部に接続される半導体素子とを具備することを特徴とする半導体装置。

IPC (2)：

H01L 25/04 ,  H01L 25/18

Patent cited by the Patent：

Cited by examiner (3)

• 特開平4-177870
  
• マルチチップモジュール
  Gazette classification：公開公報   Application number：特願平5-141309   Applicant：ソニー株式会社
• 特開平4-283987