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J-GLOBAL ID：200903039490854605
半導体素子の素子分離方法
Inventor：
Applicant, Patent owner：
Agent (1)：
大塚 康徳 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996302981
Publication number (International publication number)：1998022376
Application date： Nov. 14, 1996
Publication date： Jan. 23, 1998
Summary：
【要約】【課題】 TEG領域で測定した電気的特性によりセルアレイ領域における電気的特性を正確に評価し得る半導体素子を製造するための素子分離方法を提供する。【解決手段】 STI法による素子分離方法において、TEG領域において半導体基板上に活性領域を限定する際に、該活性領域の周囲にダミー活性領域を併せて限定することにより、TEG領域内のトレンチ領域に実際の半導体素子内に形成される素子分離膜と同一な厚さを有する素子分離膜を形成することができる。従って、TEG領域で測定した電気的な特性によりセルアレイ領域での電気的特性を正確に評価することができる。
Claim (excerpt)：
セルアレイ領域と周辺回路領域とを含むメインパターン領域と、前記メインパターン領域に形成されるパターンの工程変数を間接的に評価するためのテストパターンを含むTEG領域とを有する半導体素子の素子分離方法において、前記TEG領域内の半導体基板上に活性領域を限定すると共に前記活性領域の周囲にダミー活性領域を限定するためのマスクパターンを形成する工程と、前記マスクパターンを蝕刻マスクとして前記半導体基板を蝕刻して相応の深さを有するトレンチ領域を形成する工程と、結果物の全面に対して前記トレンチ領域を埋め込むように絶縁膜を形成する工程と、前記活性領域上の絶縁膜が露出するようなフォトレジストパターンを前記絶縁膜上に形成する工程と、前記フォトレジストパターンを蝕刻マスクとして露出した絶縁膜を蝕刻することにより、前記活性領域上に所定の厚さを有する絶縁膜パターンを形成する工程と、前記フォトレジストパターンを取り除く工程と、前記活性領域が露出されるまで前記絶縁膜パターンを平坦化して前記トレンチ領域内に素子分離膜を形成する工程と、を含むことを特徴とする半導体素子の素子分離方法。
IPC (6)：
H01L 21/76
, H01L 21/304 321
, H01L 21/304
, H01L 21/66
, H01L 27/108
, H01L 21/8242
H01L 21/76 N
, H01L 21/304 321 S
, H01L 21/304 321 M
, H01L 21/66 Y
, H01L 27/10 681 D
, H01L 27/10 691
