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J-GLOBAL ID：200903039838604535

半導体メモリ装置

Inventor： 須田 良幸 ,  太田 豊
Applicant, Patent owner： 三洋電機株式会社 ,  三洋半導体株式会社 ,  国立大学法人東京農工大学
Agent (1)： 須藤 克彦
Gazette classification：公開公報
Application number (International application number)：2007310663
Publication number (International publication number)：2009135291
Application date： Nov. 30, 2007
Publication date： Jun. 18, 2009
Summary：

【課題】メモリセルの占有面積を非常に小さくし、高集積化されたスイッチング抵抗RAMを提供する。【解決手段】ワード線とビット線の交差点に対応してメモリセルが形成されている。各メモリセルは、N+型Si層11の表面に形成されたスイッチング層13で構成されている。スイッチング層13は電極を介して、上層の対応するビット線と電気的に接続されている。スイッチング層13は、N+型Si層11の表面に積層されたSiC層13Aと、SiC層13A上に積層されたSi酸化13B層とから構成されている。スイッチング層13の最上層のSi酸化層13Bの上面が、対応するビット線に電気的に接続される。【選択図】図3

Claim (excerpt)：

基板と、 前記基板の表面上に延びる複数のSi層からなる複数のワード線と、 前記複数のワード線に交差して前記基板上に延びる複数のビット線と、 前記ビット線と前記ワード線の各交差点で前記Si層の表面に形成され、ON状態とOFF状態の間でスイッチングする、スイッチング層と、を備え、 前記スイッチング層は、前記Si層上に積層されたSiC層と、前記SiC層上に積層されたSi酸化層とを含み、前記Si酸化層が前記ビット線に電気的に接続されていることを特徴とする半導体メモリ装置。

IPC (4)：

H01L 27/10 ,  H01L 45/00 ,  H01L 49/00 ,  G11C 13/00

FI (4)：

H01L27/10 451 ,  H01L45/00 Z ,  H01L49/00 Z ,  G11C13/00 A

F-Term (17)：

5F083FZ10 ,  5F083GA09 ,  5F083GA11 ,  5F083GA21 ,  5F083HA07 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA60 ,  5F083KA01 ,  5F083KA05 ,  5F083LA01 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083PR12