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J-GLOBAL ID：200903040650186599

半導体装置の製造方法

Inventor：
高塚 弘隆

About 高塚 弘隆

, 
大田 裕之

About 大田 裕之


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1997292792
Publication number (International publication number)：1999074340
Application date： Oct. 24, 1997
Publication date： Mar. 16, 1999
Summary：
【要約】【課題】素子分離領域を有する半導体装置の製造方法に関し、良好なトランジスタ特性が得られ、半導体ウェハの欠陥を防止すること。【解決手段】半導体基板1の上にストッパ膜3を形成する工程と、ストッパ膜3に第一の開口部6aを形成して素子分離領域Aを確定する工程と、第一の開口部6aを通して半導体基板1をエッチングすることにより溝7を形成する工程と、第一の開口部6aを広げる工程と、ストッパ膜3の上と第一の開口部6aの中と溝7の内部に絶縁層9を形成する工程と、ストッパ膜3よりも上の絶縁層9を除去する工程と、ストッパ層3を除去する工程と、半導体基板1から突出した絶縁層9の側部を縮小化する工程とを含む。
Claim (excerpt)：
半導体基板の上にストッパ層を形成する工程と、前記ストッパ層に第一の開口部を形成し、該第一の開口部により素子分離領域を確定する工程と、前記第一の開口部を通して前記半導体基板をエッチングし、これにより前記半導体基板に溝を形成する工程と、前記溝の周囲にある前記ストッパ層を部分的にエッチングして前記第一の開口部の幅を広げる工程と、前記ストッパ層の上と前記第一の開口部の中と前記溝の内部に酸化膜を形成する工程と、前記ストッパ層よりも上の前記酸化膜を除去する工程と、前記ストッパ層を除去する工程と、前記溝から突出した前記酸化膜の側部を縮小化する工程とを有することを特徴とする半導体装置の製造方法。
Patent cited by the Patent：
Cited by applicant (5)
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平6-228151   Applicant：フィリップスエレクトロニクスネムローゼフェンノートシャップ
  • 特開平4-045558
  • 特開平2-231739
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Cited by examiner (5)
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平6-228151   Applicant：フィリップスエレクトロニクスネムローゼフェンノートシャップ
  • 特開平4-045558
  • 特開平2-231739
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