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J-GLOBAL ID：200903040837012276

半導体装置

Inventor：
清水 隆史

About 清水 隆史


Applicant, Patent owner：
新電元工業株式会社

About 新電元工業株式会社


Gazette classification：公開公報
Application number (International application number)：2000231511
Publication number (International publication number)：2002050773
Application date： Jul. 31, 2000
Publication date： Feb. 15, 2002
Summary：
【要約】 (修正有)【課題】ショットキバリアダイオード(SBD)の順方向電圧(VF)と逆方向漏れ電流(JR)のトレードオフ関係を効果的に改善する方法を提供する。【解決手段】n+とnの2層半導体基板上面に巾S深さd間間wの環状トレンチT1〜Tnを形成し、その内部に7000Å以上の膜厚のシリコン酸化膜8を成膜し、更にポリシリコン10を充填する。このトレンチTは底の角を丸くし、又、酸化膜8は周辺部フィールドプレートに連続している。基板及びトレンチ上面を平坦化てショッキー金属層1を接合させる。最外側のトレンチ間に薄いp+拡散層を形成する。こうした構造によりSBDのチャネル抵抗を低くし、且つ逆バイアス時の耐圧を高くしてJRを少なくし得る。
Claim (excerpt)：
一導電型の第一半導体層と、該第一半導体層より低不純物濃度の一導電型の第二半導体層とを積層して成る半導体基板と、該第2半導体層表面に所定の幅と間隔をもって形成された複数の環状トレンチ部と、該環状トレンチ部の内壁に設けたシリコン酸化膜と、該トレンチ部を充填するポリシリコンと、該第二半導体層表面と該ポリシリコン表面に連接して形成されたショットキー金属層を備えた半導体装置において、前記シリコン酸化膜の膜厚を7000Å以上にしたことを特徴とする半導体装置。
F-Term (9)：
4M104AA01 ,  4M104CC03 ,  4M104DD43 ,  4M104FF10 ,  4M104FF35 ,  4M104GG03 ,  4M104HH17 ,  4M104HH18 ,  4M104HH20
Patent cited by the Patent：
Cited by examiner (1)

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