Pat

J-GLOBAL ID：200903040848823772

多層セラミックス回路基板およびその製造方法

Inventor： 五代儀 靖 ,  浅井 博紀 ,  木村 和生 ,  小岩 馨 ,  岩瀬 暢男
Applicant, Patent owner： 株式会社東芝
Agent (1)： 須山 佐一
Gazette classification：公開公報
Application number (International application number)：1995248071
Publication number (International publication number)：1997092753
Application date： Sep. 26, 1995
Publication date： Apr. 04, 1997
Summary：

【要約】【課題】 多数のスルーホールに対して安定して導体ペーストを充填することを可能にすると共に、スルーホール内部での局部的な導体ペーストの充填密度不良の発生を防止することによって、接続不良の発生や電気抵抗の増大を防止する。【解決手段】 スルーホール4を有するセラミックス層2a〜2dを多層一体化してなる多層セラミックス基板2と、スルーホール4内に充填され、多層セラミックス基板2との同時焼成により形成された導体層5とを具備する多層セラミックス回路基板1である。スルーホール4は、一方の開口部4aの面積が他方の開口部4bの面積より大きい円錐形状等を有している。スルーホール4への導体ペーストの充填は、面積が大きい開口部4a側から実施する。

Claim (excerpt)：

スルーホールを有するセラミックス層を多層一体化してなる多層セラミックス基板と、少なくとも前記スルーホール内に充填され、前記多層セラミックス基板との同時焼成により形成された導体層とを具備する多層セラミックス回路基板において、前記スルーホールは、一方の開口部の面積が他方の開口部の面積より大きいことを特徴とする多層セラミックス回路基板。

IPC (2)：

H01L 23/12 ,  H05K 3/46

FI (3)：

H01L 23/12 N ,  H05K 3/46 N ,  H05K 3/46 H

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭56-105690
  
• 多層セラミック基板のバイア形成方法
  Gazette classification：公開公報   Application number：特願平7-074129   Applicant：三菱電機株式会社