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J-GLOBAL ID：200903040955290299

自己整合型トランジスタの製造方法

Inventor： 前田 辰郎
Applicant, Patent owner： 独立行政法人産業技術総合研究所 ,  前田 辰郎
Gazette classification：公開公報
Application number (International application number)：2000380782
Publication number (International publication number)：2002141503
Application date： Dec. 14, 2000
Publication date： May. 17, 2002
Summary：

【要約】【課題】 ゲート絶縁膜の材料として熱的に耐性のない材料を用いた場合においても、トランジスタの高速化を図って電気的特性を改善すること。【解決手段】 ソース領域4およびドレイン領域5に加熱処理によって拡散源層2中の拡散源を自己整合的に拡散させ、この自己整合的な熱拡散後に、ゲート領域3および熱拡散された拡散源層2の上部にゲート絶縁膜7、金属のゲート電極8を積層し、リフトオフによってゲート領域3のみにゲート絶縁膜7とゲート電極8とが積層されたゲート積層構造を形成する。

Claim (excerpt)：

自己整合型のトランジスタの製造方法であって、基板上の、ゲート領域とソース領域とドレイン領域とに対応した領域に、拡散を行うための拡散源を含む拡散源層を積層する工程と、前記積層された拡散源層に前記ゲート領域に対応したパターンを形成し、さらに、該パターンに対応する拡散源層を除去することによって前記ゲート領域を形成する工程と、前記ゲート領域以外の前記ソース領域および前記ドレイン領域に、加熱処理によって前記拡散源層中の前記拡散源を自己整合的に拡散させる工程と、前記ゲート領域および前記熱拡散された拡散源層の上部にゲート絶縁膜を積層し、さらに、該積層されたゲート絶縁膜の上部に金属からなるゲート電極を積層する工程と、前記拡散源層の除去と、該拡散源層上に積層された前記ゲート絶縁膜および前記ゲート電極の除去とを行うことによって、前記ゲート領域のみに前記ゲート絶縁膜と前記ゲート電極とが積層されたゲート積層構造を形成する工程とを具えたことを特徴とする自己整合型トランジスタの製造方法。

IPC (5)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/22 ,  H01L 21/225 ,  H01L 21/28

FI (6)：

H01L 21/22 S ,  H01L 21/225 P ,  H01L 21/225 Q ,  H01L 21/28 G ,  H01L 29/78 301 P ,  H01L 29/78 301 G

F-Term (33)：

4M104AA01 ,  4M104AA05 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB13 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB18 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104BB23 ,  4M104BB24 ,  4M104BB25 ,  4M104BB26 ,  4M104BB28 ,  4M104CC05 ,  4M104DD02 ,  4M104DD68 ,  4M104EE03 ,  4M104EE16 ,  4M104GG09 ,  5F040DA01 ,  5F040DA06 ,  5F040DC03 ,  5F040EC04 ,  5F040ED03 ,  5F040FB09 ,  5F040FB10 ,  5F040FC25

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭62-235783
  
• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平10-199590   Applicant：株式会社東芝
• 特開昭62-235783