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J-GLOBAL ID：200903078165091668

半導体装置及びその製造方法

Inventor： 八木下 淳史 ,  須黒 恭一
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1998199590
Publication number (International publication number)：2000022139
Application date： Jun. 30, 1998
Publication date： Jan. 21, 2000
Summary：

【要約】【課題】MOSFETのゲート絶縁膜に高誘電体又は強誘電体を用いつつ、ゲート絶縁膜のシリコン酸化膜換算実効膜厚を薄くしながらも、リーク電流を抑制する。【解決手段】(111)シリコン基板10上のソースドレイン領域11に挟まれた領域に、ゲート絶縁膜20を介してメタルゲート電極15が形成されている。そして、ゲート絶縁膜20が、(111)シリコン基板10の最表面のシリコン原子に酸素が結合して形成された単層のSi-O結合層12と、シリコン窒化膜13、Ta2 O5 14を含む積層膜で構成されている事である。

Claim (excerpt)：

(111)シリコン基板上に形成されたMOSFETを含む半導体装置であって、前記MOSFETのゲート絶縁膜は、前記シリコン基板の最表面のシリコン原子と酸素原子とが結合した単層のSi-O結合層と、このSi-O結合層上に形成され、高誘電体又は強誘電体からなる絶縁層とを含んで形成されていることを特徴とする半導体装置。

F-Term (27)：

5F040DA00 ,  5F040DA13 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC08 ,  5F040EC10 ,  5F040ED02 ,  5F040ED03 ,  5F040EF02 ,  5F040EF11 ,  5F040EH01 ,  5F040EH02 ,  5F040EH05 ,  5F040EJ03 ,  5F040EJ09 ,  5F040EK05 ,  5F040FA01 ,  5F040FA02 ,  5F040FB02 ,  5F040FB05 ,  5F040FB07 ,  5F040FB08 ,  5F040FC02 ,  5F040FC06 ,  5F040FC10 ,  5F040FC28