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J-GLOBAL ID：200903040990352078

半導体記憶装置

Inventor：
新居 浩二

About 新居 浩二

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阿部 英明

About 阿部 英明

, 
井上 一成

About 井上 一成


Applicant, Patent owner：
株式会社ルネサステクノロジ

About 株式会社ルネサステクノロジ


Agent (6)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
Gazette classification：公開公報
Application number (International application number)：2005197656
Publication number (International publication number)：2007019166
Application date： Jul. 06, 2005
Publication date： Jan. 25, 2007
Summary：
【課題】 高機能の半導体記憶装置を高集積化を図りつつ少ない配線層で実現する。【解決手段】 TCAM(Ternary Content Addressable Memory)セルアレイMA1は、検索データの1ビット分を入力する検索入力ノード(SL0)と、複数の記憶データに対してそれぞれ設けられ、検索データの1ビット分に対応するビットを入力する複数のデータ入力ノード(DI0A,DI0B)と、行列状に配列される複数のメモリセルMC0♯0〜3,MC1♯0〜3とを備える。複数のメモリセルの各々は、記憶データの1ビット分を記憶する第1のセルと、検索データと記憶データとが一致するか否かを演算する論理演算セルとをさらに含む。各メモリセルを構成するトランジスタのゲートは、行方向に沿って延在する。メモリアレイ形成領域の複数のウェルの各々は、列方向に隣接するメモリセルの対応するウェルと連続するように形成される。【選択図】 図9
Claim (excerpt)：
行列状に配置され、各々が2ビットの情報を保持可能に構成された複数のメモリセルを備え、 前記複数のメモリセルの各々は、 1ビットの情報を保持可能に構成された第1のセルと、 1ビットの情報を保持可能に構成され、前記第1のセルの列方向に隣接する第2のセルと、 前記列方向に沿って延在し、前記第1、第2のセルの両方に接続されるビット線対と、 行方向に沿って延在し、前記第1、第2のセルにそれぞれ接続される第1、第2のワード線と、 列方向に沿って延在する前記第1、第2のセルの両方に対し前記行方向に隣接し、前記第1および第2のセルの保持する情報と検索データとに応じた結果を出力する論理演算セルとを含み、 各前記メモリセルを構成するトランジスタのゲートは、前記行方向に沿って延在し、 前記複数のメモリセルの各々が形成される領域は、 複数のウェルを含み、 前記複数のウェルの各々は、前記列方向に隣接するメモリセルの対応するウェルと連続するように形成される、半導体記憶装置。
IPC (3)：
H01L 21/824 ,  H01L 27/11 ,  G11C 15/04
FI (2)：
H01L27/10 381 ,  G11C15/04 601A
F-Term (15)：
5F083BS27 ,  5F083BS46 ,  5F083BS50 ,  5F083GA03 ,  5F083GA05 ,  5F083HA02 ,  5F083LA02 ,  5F083LA04 ,  5F083LA09 ,  5F083LA10 ,  5F083LA12 ,  5F083LA16 ,  5F083LA17 ,  5F083LA18 ,  5F083ZA21
Patent cited by the Patent：
Cited by applicant (3) Cited by examiner (3)

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