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J-GLOBAL ID：200903041771653948

半導体装置

Inventor： 河路 佐智子 ,  村田 年生 ,  石子 雅康
Applicant, Patent owner： 株式会社豊田中央研究所
Agent (1)： 布施 行夫 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999019258
Publication number (International publication number)：2000223695
Application date： Jan. 28, 1999
Publication date： Aug. 11, 2000
Summary：

【要約】【課題】 オン電圧の低い、MOSゲートを含む半導体装置を提供する。【解決手段】 MOSサイリスタ100は、p+型アノード層(第1半導体層)10、n-型ベース領域(第2半導体層)14、p-型ベース領域(第3半導体層)16、およびソース領域として機能するn+型不純物拡散層(第4半導体層)18を有する。ベース領域16の表面部にはn+型フローティングエミッタ領域(第6半導体層)22が形成され、不純物拡散層18とフローティングエミッタ領域22との間に第1のチャネル領域(第5半導体層)20aが形成されている。不純物拡散層18、第1のチャネル領域20aおよび第1のn+型フローティングエミッタ領域22aの下端部には、埋込み絶縁層70が形成されている。少なくとも第1のチャネル領域20aには、電流経路に沿ってトレンチゲート34が形成されている。

Claim (excerpt)：

絶縁ゲートに印加する電圧によってチャネル領域におけるチャネルの形成あるいは非形成を制御する半導体装置であって、前記チャネル領域と接し、ソース領域として機能する半導体層と、少なくとも、前記チャネル領域および前記半導体層の端部あるいはその近傍に、ゲート絶縁層と対向するように形成された埋込み絶縁層と、を含み、少なくとも前記チャネル領域に、電流経路に沿った方向にトレンチゲートが形成された半導体装置。

IPC (4)：

H01L 29/749 ,  H01L 29/74 ,  H01L 29/78 ,  H01L 21/336

FI (7)：

H01L 29/74 601 B ,  H01L 29/74 D ,  H01L 29/74 X ,  H01L 29/78 652 C ,  H01L 29/78 653 A ,  H01L 29/78 655 A ,  H01L 29/78 658 F

F-Term (10)：

5F005AA02 ,  5F005AA03 ,  5F005AB03 ,  5F005AC02 ,  5F005AE07 ,  5F005AE09 ,  5F005AF01 ,  5F005AF02 ,  5F005BA02 ,  5F005GA01

Patent cited by the Patent：

Cited by examiner (1)

• 電力用半導体素子
  Gazette classification：公開公報   Application number：特願平4-060192   Applicant：株式会社東芝