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J-GLOBAL ID：200903042229779150
遅延回路装置
Inventor：
Applicant, Patent owner：
Agent (1)：
若林 忠
Gazette classification：公開公報
Application number (International application number)：1995307950
Publication number (International publication number)：1996237091
Application date： Nov. 27, 1995
Publication date： Sep. 13, 1996
Summary：
【要約】【課題】 外部クロックと位相差がない内部クロックを、少ない周期で広い周波数範囲、電源電圧範囲にわたって、生成する。【解決手段】 遅延回路装置は、信号の伝達経路の任意の位置から出力を取り出し得る遅延回路列101と、信号の伝達経路の任意の位置から入力を入れ得る遅延回路列102と、信号の入力端子と出力端子と入出力の制御端子109を有する制御回路103を有する。遅延回路列101と遅延回路列102がそれぞれ信号の伝達経路が逆向きになるように並べて配置され、遅延回路列101の出力と、遅延回路列102の入力が制御回路103を介して、それぞれ遅延回路列101の入力に近い側、該遅延回路列102の出力に近い側から、順次接続され、遅延回路列101に第1の信号を入力し、任意の時間の後、制御回路103に第2の信号を入力し、遅延回路列101上の第1の信号を遅延回路列102に転送する。
Claim (excerpt)：
信号の伝達経路の任意の位置から出力を取り出し得る第1の遅延回路列と、信号の伝達経路の任意の位置から入力を入れ得る第2の遅延回路列と、信号の入力端子と出力端子と入出力制御端子を有する制御回路を有し、該第1の遅延回路列と該第2の遅延回路列が、それぞれ信号の伝達経路が互いに逆向きになるように並べて配置され、該第1の遅延回路列の出力と該第2の遅延回路列の入力が、前記制御回路を介して、それぞれ該第1の遅延回路列の入力に近い側、該第2の遅延回路列の出力に近い側から順次接続され、前記第1の遅延回路列に第1の信号を入力し、任意の時間の後、前記制御回路に第2の信号を入力し、前記第1の遅延回路列上の前記第1の信号を前記第2の遅延回路列に転送する遅延回路装置。
IPC (5)：
H03K 5/135
, H03H 11/26
, H03K 3/02
, H04L 7/00
, H04L 7/02
H03K 5/135
, H03H 11/26 B
, H03K 3/02 J
, H04L 7/00 Z
, H04L 7/02 Z
