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J-GLOBAL ID：200903043363235790

半導体装置を形成する方法

Inventor： ロバート・イー・ジョーンズ,ジュニア ,  ペア-ヤング・チュ ,  ピーター・ザーチェア ,  エイジェイ・ジェイン
Applicant, Patent owner： モトローラ・インコーポレイテッド
Agent (1)： 大貫 進介 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997055496
Publication number (International publication number)：1997246497
Application date： Feb. 24, 1997
Publication date： Sep. 19, 1997
Summary：

【要約】【課題】 半導体ウェハ上に強誘電性メモリ装置を形成する方法を提供する。【解決手段】 本発明による方法は、CMOSトランジスタ37a ,37b ,40,42を形成することにより開始される。4〜5%が水素で残部は窒素を用いる水素アニールが実行されて、トランジスタ37a 等のゲート誘電体と基板との界面におけるダングリング原子結合を軽減する。次に、トランジスタ上とウェハ基板10の背面に窒化シリコン層48が付着されて、CMOSトランジスタ37a等に対する水素アニールの効果を実質的に囲い込む。強誘電性キャパシタ層54,58,60,62,64が窒化物層48上に形成され、強誘電性キャパシタ層54等は純粋なO2内で酸素アニーリングされる。窒化物層48は、トランジスタの水素アニールの、水素を含有することによる強誘電性材料への損傷を防ぐ。

Claim (excerpt)：

半導体装置を形成する方法であって:基板を設ける段階;前記基板上に複数のトランジスタを形成する段階;前記複数のトランジスタを水素アニールする段階;前記複数のトランジスタ上にバリア層を形成する段階;前記バリア層上に強誘電性素子を形成する段階;および前記強誘電性素子を酸素アニールする段階;によって構成され、前記バリア層によって、前記水素アニールの悪影響から前記強誘電性素子を保護することを特徴とする方法。

IPC (6)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/324 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/105

FI (4)：

H01L 27/10 651 ,  H01L 21/324 Z ,  H01L 27/04 C ,  H01L 27/10 441

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置
  Gazette classification：公開公報   Application number：特願平3-165552   Applicant：セイコーエプソン株式会社
• 特開平2-310958