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J-GLOBAL ID：200903043440348510

半導体集積回路装置およびその製造方法

Inventor： 山中 俊明 ,  菊島 健一 ,  三谷 真一郎 ,  佐藤 和重 ,  深見 彰 ,  飯田 雅也 ,  清水 昭博
Applicant, Patent owner： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1994114925
Publication number (International publication number)：1995321234
Application date： May. 27, 1994
Publication date： Dec. 08, 1995
Summary：

【要約】【目的】 サリサイドなどの低抵抗化手段を用いて、ロジックプロセスと整合性のある所要面積の小さなメモリセルを提供すること。【構成】 転送用トランジスタのゲート電極の低抵抗化手段とローカル配線の形成手段を共通にし、ローカル配線を駆動用トランジスタ上に配置する。【効果】 高集積でソフトエラー耐性を有するオンチップSRAM、ならびに高性能なマイクロプロセッサチップを提供することができる。

Claim (excerpt)：

半導体基板表面に第1の不純物領域と、第1の絶縁膜を介して同一層内に形成された第1の導電膜および第2の導電膜からなる複数個の絶縁ゲート型電界効果トランジスタが形成されている半導体集積回路装置において、該第1の不純物領域上の一部と第1の導電膜上には第1の不純物領域もしくは第2の導電膜より低抵抗の第3の導電膜が形成されており、該第1の導電膜の抵抗値は第2の導電膜の抵抗値より低いことを特徴とする半導体集積回路装置およびその製造方法。

IPC (5)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 27/10 491 ,  H01L 29/78 ,  H01L 21/336

FI (2)：

H01L 27/10 381 ,  H01L 29/78 301 Y

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置
  Gazette classification：公開公報   Application number：特願平6-047573   Applicant：富士通株式会社