SRAM装置

Inventor：
Applicant, Patent owner：
Agent (1)：山本秀策
Gazette classification：公開公報
Application number (International application number)：2001097674
Publication number (International publication number)：2001344989
Application date： Mar. 29, 2001
Publication date： Dec. 14, 2001
Summary：

【要約】【課題】面積ペナルティを低減することができるSRAM装置を提供する。【解決手段】 SRAM装置100は、複数のノーマルメモリブロック(ブロック#1〜#Q)と、スペアメモリブロック160と、複数のノーマルメモリブロックのうち、欠陥メモリセルを含むノーマルメモリブロックを示す第1の欠陥ブロック情報を格納する欠陥ブロック設定部170と、N本の内部データ線D1〜DNと、少なくとも1つのスペアデータ線165と、N本の外部データ線d1〜dNと、第1の欠陥ブロック情報とアクセス情報とが一致するか否かに応じて、内部データ線D1〜DNのうち、欠陥があるメモリセルに接続された内部データ線以外の内部データ線と、少なくとも1つのスペアデータ線165の少なくとも1つとを外部データ線d1〜dNに接続するか、内部データ線D1〜DNを外部データ線d1〜dNに接続するかを切り替える、接続回路1とを備える。

Claim (excerpt)：

データを格納するN個(Nは自然数)のノーマルメモリセルをそれぞれが含む複数のノーマルメモリブロックと、データを格納する少なくとも1つのスペアメモリセルを含むスペアメモリブロックと、前記複数のノーマルメモリブロックのうち、欠陥があるノーマルメモリセルを含むノーマルメモリブロックを示す第1の欠陥ブロック情報を格納する欠陥ブロック設定部と、前記複数のノーマルメモリブロックのそれぞれに含まれる前記N個のノーマルメモリセルにそれぞれ接続されたN本の内部データ線であって、SRAM装置の外部から入力され、前記複数のノーマルメモリブロックのうちの1つを示すアクセス情報によって指定された前記複数のノーマルメモリブロックのうちの前記1つに含まれる前記N個のノーマルメモリセルに格納されたデータを読み出すためのN本の内部データ線と、前記スペアメモリブロックに接続され、前記スペアメモリブロックに含まれる前記少なくとも1つのスペアメモリセルからデータを読み出すための少なくとも1つのスペアデータ線と、SRAM装置の外部にデータを出力するためのN本の外部データ線と、前記第1の欠陥ブロック情報と前記アクセス情報とが一致するか否かに応じて、前記N本の内部データ線のうち、前記第1の欠陥ブロック情報により示されるノーマルメモリブロックに含まれる欠陥があるスペアメモリセルに接続された内部データ線以外の内部データ線と、前記少なくとも1つのスペアデータ線の少なくとも1つとを前記N本の外部データ線に接続するか、前記N本の内部データ線を前記N本の外部データ線に接続するかを切り替える、接続回路とを備えた、SRAM装置。

IPC (2)：

G11C 29/00 603 , G11C 11/413

FI (2)：

G11C 29/00 603 F , G11C 11/34 341 C

Patent cited by the Patent：

Cited by examiner (4)

特開平3-080500
特開平3-162799
特開平3-176898

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