半導体装置及びその製造方法

Inventor： , ,
Applicant, Patent owner：
Agent (1)：秋田収喜
Gazette classification：公開公報
Application number (International application number)：2006306804
Publication number (International publication number)：2007036299
Application date： Nov. 13, 2006
Publication date： Feb. 08, 2007
Summary：

【課題】ソース抵抗を低減する。【解決手段】 FETを含む半導体装置の製造方法であって、主面上に第1導電型を有する第1半導体層が形成された半導体基板を準備し、第1半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、第1半導体層内に第2導電型を有するベース領域を形成し、第1半導体層の表面付近のベース領域内に第1導電型を有するソース領域を形成し、ゲート電極及びソース領域上に層間絶縁膜を形成し、層間絶縁膜及び第1半導体層内にコンタクトホールを形成し、ソース領域の側壁を露出させ、層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、ソース領域の上面を露出させ、ソース領域の側面及び上面、ベース領域と接触し、かつ電気的に接続されるように、コンタクトホール内及び層間絶縁膜上にソース配線を形成し、半導体基板の裏面にドレイン電極を形成する。【選択図】図26

Claim (excerpt)：

MISFETを含む半導体装置の製造方法であって、 (a)主面上に第1導電型を有する第1半導体層が形成された半導体基板を準備する工程と、 (b)前記第1半導体層上に、前記MISFETのゲート絶縁膜を形成する工程と、 (c)前記ゲート絶縁膜上に、前記MISFETのゲート電極を形成する工程と、 (d)前記第1半導体層内に、前記第1導電型と逆の第2導電型を有する前記MISFETのベース領域を形成する工程と、 (e)前記第1半導体層の表面付近であって、前記ベース領域内に、前記第1導電型を有する前記MISFETのソース領域を形成する工程と、 (f)前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程と、 (g)前記工程(f)の後、前記層間絶縁膜及び第1半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、 (h)前記工程(g)の後、前記層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、前記ソース領域の上面を露出させる工程と、 (i)前記工程(h)の後、前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程と、 (j)前記半導体基板の裏面にドレイン電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 29/78 , H01L 27/04 , H01L 21/336

FI (6)：

H01L29/78 653A , H01L29/78 652B , H01L29/78 652K , H01L29/78 652G , H01L29/78 657A , H01L29/78 658F

Patent cited by the Patent：

Cited by examiner (11)

マスク数を低減したMOSゲートデバイスの製造プロセス
Gazette classification：公表公報 Application number：特願平8-508797 Applicant：インターナショナル・レクチファイヤー・コーポレーション
半導体デバイスのターミネーション構造およびその製法
Gazette classification：公開公報 Application number：特願平8-305443 Applicant：インターナショナル・レクチファイヤー・コーポレーション
特開平1-125979

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