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J-GLOBAL ID：200903044474506056

強誘電体メモリ装置の製造方法

Inventor：
高須 秀視

About 高須 秀視

, 
中村 孝

About 中村 孝


Applicant, Patent owner：
ローム株式会社

About ローム株式会社


Agent (1)： 稲岡 耕作 (外2名)
Gazette classification：公開公報
Application number (International application number)：2000047782
Publication number (International publication number)：2001237390
Application date： Feb. 24, 2000
Publication date： Aug. 31, 2001
Summary：
【要約】【課題】高集積化に有利な強誘電体メモリ装置の製造方法を提供する。【解決手段】シリコン基板11上に、酸化シリコン膜12、ポリシリコン膜13、下部電極膜14、強誘電体膜15および上部電極膜16を順に積層する。これらの膜を共通のマスク膜18を用いてエッチングし、ゲート構造部20を形成する。このゲート構造部20に対して自己整合的にホウ素イオンをシリコン基板11に注入する。次いで、ランプアニールにより、シリコン基板11に注入されたホウ素イオンを活性化して一対のN型不純物拡散層21,22を形成するとともに、同時に、強誘電体膜15を結晶化する。【効果】工程を簡単にすることができる。
Claim (excerpt)：
半導体基板上に強誘電体膜および導体膜を順に積層する工程と、共通のマスク膜を用いたエッチングにより上記強誘電体膜および導体膜をパターニングし、上記強誘電体膜および導体膜を含むゲート構造部を形成する工程と、上記半導体基板において上記ゲート構造部を挟んで離隔した一対の領域に、上記ゲート構造部に対して自己整合的に不純物を導入する工程と、上記強誘電体膜および上記半導体基板に導入された不純物に対して同時にアニールを行い、上記強誘電体膜を結晶化させるとともに、上記不純物を活性化させて上記一対の領域に不純物拡散層を形成するアニール工程とを含むことを特徴とする強誘電体メモリ装置の製造方法。
IPC (4)：
H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (2)：
H01L 27/10 451 ,  H01L 29/78 371
F-Term (23)：
5F001AA01 ,  5F001AD16 ,  5F001AG30 ,  5F083EP02 ,  5F083FR05 ,  5F083FR06 ,  5F083FR07 ,  5F083GA06 ,  5F083GA09 ,  5F083GA21 ,  5F083GA28 ,  5F083JA15 ,  5F083JA16 ,  5F083JA17 ,  5F083JA38 ,  5F083JA43 ,  5F083PR03 ,  5F083PR21 ,  5F083PR22 ,  5F083PR33 ,  5F101BA01 ,  5F101BD06 ,  5F101BH16
Patent cited by the Patent：
Cited by examiner (4)
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