行列計算を行うためのプロセッサ素子のパイプライン処理線形アレー

Inventor：
Applicant, Patent owner：
Agent (1)：岡部正夫 (外11名)
Gazette classification：公開公報
Application number (International application number)：2000174354
Publication number (International publication number)：2001056808
Application date： Jun. 09, 2000
Publication date： Feb. 27, 2001
Summary：

【要約】 (修正有)【課題】本発明は、行列要素の計算を実行するプロセッサ素子のアレーを含むより効率的なパイプライン処理デバイスを実現する。【解決手段】行列計算を行うプロセッサ素子の線形アレーは、ヘッド・プロセッサ素子、一組の通常のプロセッサ素子を含み、上記ヘッド・プロセッサ素子は、プロセッサ素子の機能的スーパーセットであり、隣接プロセッサ素子と相互接続していて、隣接していない通常のプロセッサ素子からのフィードバック経路を持ち、さらに、非線形関数ゼネレータを含む。各プロセッサ素子は、乗算、組合せおよび演算の累算を行うための演算回路、および上記演算回路の入力および出力を記憶するためのレジスタ・ファイルを含み、終了する算術演算の待ち時間を、それにより新しい演算をスタートする周期の倍数になるようにパイプライン処理を行う。

Claim (excerpt)：

少なくとも一つのデジタル・プロセッサ素子を備える装置であって、前記デジタル・プロセッサ素子が、少なくとも二つの複素数の実数部および虚数部に、他の少なくとも二つの複素数の実数部と虚数部とを掛け、それにより少なくとも16の部分的積を形成することができ、また各加法組合せが実数または虚数を表わす場合に、前記部分的積の一つまたはそれ以上の加法組合せを形成することができる演算回路と、少なくとも第一のポートおよび第二のポートを持ち、前記各第一のポートおよび各第二のポートが、前記レジスタ・ファイルへ、または前記レジスタ・ファイルから、二つの複素数語を書き込むことができ、または二つの複素数語を読み出すことができ、前記ポートが、前記複素数語をそこに供給し、そこから前記実数または虚数を受け取るために演算回路に接続しているレジスタ・ファイルとを備える装置。

IPC (2)：

G06F 17/16 , G06F 15/16 610

FI (3)：

G06F 17/16 S , G06F 17/16 F , G06F 15/16 610 F

Patent cited by the Patent：

Cited by examiner (5)

倍精度・単精度・内積演算および複素乗算が可能な乗算器
Gazette classification：公開公報 Application number：特願平5-263724 Applicant：株式会社東芝
シストリックアレイプロセッサの構成方法
Gazette classification：公開公報 Application number：特願平11-103580 Applicant：株式会社エヌ・ティ・ティ・ドコモ
特許第2511914号

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