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J-GLOBAL ID:200903045146836940

半導体装置及びそれを用いた光半導体リレー装置

Inventor:
Applicant, Patent owner:
Agent (1): 堀口 浩
Gazette classification:公開公報
Application number (International application number):2005243365
Publication number (International publication number):2006093684
Application date: Aug. 24, 2005
Publication date: Apr. 06, 2006
Summary:
【課題】 信号遮断時の出力端子間容量Coffを低減し、且つオン抵抗Ronを低減化したSOI構造の半導体装置及びそれを用いた光半導体リレー装置を実現する。【解決手段】 パワーMISFET20は、第1のシリコン基板1の表面上にBOX層(酸化膜層)2が形成され、このBOX層2の表面上にN+ソース層7、P層6、低不純物濃度オフセット層5、N+ドレイン層8が設けられている。このP層6上には、ゲート絶縁膜9を介して第1のゲート電極10が設けられている。そして、第1のシリコン基板1の裏面には、P層6に対向してBOX層2をゲート絶縁膜とする第2のゲート電極15が設けられている。【選択図】 図1
Claim (excerpt):
半導体基板と、 前記半導体基板の第1主面上に設けられた酸化膜層と、 前記酸化膜層上に設けられた第1導電型の半導体層と、 前記第1導電型の半導体層の一端と接して前記酸化膜層上に設けられた前記第1導電型 の半導体層よりも低不純物濃度のオフセット層と、 前記第1導電型の半導体層の他端と接して前記酸化膜層上に設けられた、前記第1導電 型の半導体層よりも高不純物濃度の第2導電型のソース層と、 前記オフセット層と接して且つ前記第1導電型の半導体層と離間して前記酸化膜層上に 設けられた、前記第1導電型の半導体層よりも高不純物濃度の第2導電型のドレイン層と 、 前記第1導電型の半導体層上に設けられた第1のゲート絶縁膜と、 前記第1のゲート絶縁膜を介して前記第1導電型の半導体層上に設けられた第1のゲー ト電極と、 前記半導体基板の第1主面とは反対側の第2主面上に前記酸化膜層及び当該半導体基板 を介して前記第1導電型の半導体層に対向して設けられた第2のゲート電極と を具備することを特徴とする半導体装置。
IPC (6):
H01L 29/786 ,  H01L 21/336 ,  H01L 27/08 ,  H01L 31/12 ,  H01L 21/823 ,  H01L 27/088
FI (8):
H01L29/78 617A ,  H01L27/08 331E ,  H01L31/12 A ,  H01L29/78 617N ,  H01L29/78 613Z ,  H01L29/78 616S ,  H01L27/08 102C ,  H01L27/08 102B
F-Term (47):
5F048AA05 ,  5F048AB10 ,  5F048AC04 ,  5F048AC06 ,  5F048AC10 ,  5F048BA14 ,  5F048BA16 ,  5F048BB01 ,  5F048BB14 ,  5F048BB16 ,  5F048BC01 ,  5F048BC02 ,  5F048BC03 ,  5F048BC16 ,  5F048BC18 ,  5F048BF18 ,  5F048BG07 ,  5F089AA06 ,  5F089AB03 ,  5F089CA12 ,  5F089FA06 ,  5F089FA10 ,  5F110AA02 ,  5F110AA07 ,  5F110BB04 ,  5F110BB20 ,  5F110DD05 ,  5F110DD13 ,  5F110EE08 ,  5F110EE09 ,  5F110EE14 ,  5F110EE30 ,  5F110EE38 ,  5F110GG01 ,  5F110GG02 ,  5F110GG12 ,  5F110GG36 ,  5F110GG60 ,  5F110HM04 ,  5F110HM12 ,  5F110HM14 ,  5F110HM15 ,  5F110HM20 ,  5F110NN02 ,  5F110NN62 ,  5F110NN78 ,  5F110QQ17
Patent cited by the Patent:
Cited by applicant (1) Cited by examiner (2)

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