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J-GLOBAL ID：200903061546235437

半導体リレー用出力接点素子

Inventor： 鈴木 裕二 ,  鈴村 正彦 ,  早崎 嘉城 ,  白井 良史 ,  岸田 貴司 ,  高野 仁路 ,  吉田 岳司
Applicant, Patent owner： 松下電工株式会社
Agent (1)： 佐藤 成示 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998174637
Publication number (International publication number)：1999074539
Application date： Jun. 22, 1998
Publication date： Mar. 16, 1999
Summary：

【要約】【課題】 接点導通/遮断時のオン抵抗(Ron)と接点遮断/導通時の容量(Cout)との積が低い半導体リレー用出力接点素子を提供する。【解決手段】 SOI基板の半導体層1cの表面に、n+型のドレイン領域2とp型のウェル領域3とが離間して形成され、ウェル領域3に内包されるようにn+型のソース領域4が形成されている。また、半導体層1c表面における、ドレイン領域2とソース領域4との間に介在するウェル領域3上には、ゲート酸化膜6を介して導電性のポリシリコン膜7が形成されて絶縁ゲート構造を有している。そして、ドレイン領域2と電気的に接続されるようにドレイン電極8が形成され、ソース領域4及びウェル領域3と電気的に接続されるようにソース電極9が形成され、ポリシリコン膜7と電気的に接続されるようにゲート電極10が形成されている。このSOI構造型のLDMOSFETは、実装基板11上に実装され、ソース電極10が実装基板11を介して光電素子のカソード電極に電気的に接続されている。また、ゲート電極10は、光電素子のアノード電極に電気的に接続されている。

Claim (excerpt)：

入力側の入力信号に応答したエネルギーにより駆動される半導体リレー用出力接点素子として、半導体支持基板と該半導体支持基板上に絶縁層を介して形成された半導体層とから成るSOI基板と、該半導体層内に離間して形成された高濃度第一導電型ドレイン領域及び第二導電型ウェル領域と、該第二導電型ウェル領域内に形成された高濃度第一導電型ソース領域と、前記半導体層表面における、前記高濃度第一導電型ドレイン領域と前記高濃度第一導電型ソース領域との間に介在する前記第二導電型ウェル領域上に絶縁膜を介して形成された導電性膜と、前記高濃度第一導電型ドレイン領域と電気的に接続されたドレイン電極と、前記第二導電型ウェル領域及び高濃度第一導電型ソース領域に電気的に接続されたソース電極と、前記導電性膜に電気的に接続されたゲート電極とを有するSOI構造型のLDMOSFETを用いたことを特徴とする半導体リレー用出力接点素子。

IPC (4)：

H01L 29/786 ,  H01L 29/78 ,  H01L 31/12 ,  H03K 17/78

FI (5)：

H01L 29/78 622 ,  H01L 31/12 F ,  H03K 17/78 F ,  H01L 29/78 301 D ,  H01L 29/78 616 S

Patent cited by the Patent：

Cited by examiner (2)

• SOI基板及びその製造方法
  Gazette classification：公開公報   Application number：特願平6-323413   Applicant：松下電工株式会社
• 半導体装置
  Gazette classification：公開公報   Application number：特願平7-246107   Applicant：横河電機株式会社