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J-GLOBAL ID：200903045538328633
半導体基板の作製方法及び該方法により作製された半導体基板
Inventor：
,
Applicant, Patent owner：
Agent (1)：
丸島 儀一
Gazette classification：公開公報
Application number (International application number)：1993308047
Publication number (International publication number)：1994244389
Application date： Dec. 08, 1993
Publication date： Sep. 02, 1994
Summary：
【要約】【目的】 貼り合わせ界面へのB(ボロン)の封入を抑えた半導体基板の作製方法を提供すること。【構成】 少なくとも一方が半導体基板あるいは表面に絶縁層のある半導体基板で構成された2枚の基板を貼り合わせて作製する半導体基板の作製方法において、液体中に2枚の基板を浸し、該液体中で前記基板を重ね合わせ、前記基板を重ね合わせた状態で前記液体から引き上げた後、前記基板間に封入されている前記液体を除去して貼り合わせを行うことを特徴とする半導体基板の作製方法。【効果】 Bの存在しない雰囲気中(液体中)で2枚の基板を重ね合わせることにより、Bの界面への封入を防ぐことができるため、不純物コントロールされた貼り合わせ半導体基板を作製することができる。
Claim (excerpt)：
少なくとも一方が半導体基板あるいは表面に絶縁層のある半導体基板で構成された2枚の基板を貼り合わせて作製する半導体基板の作製方法において、液体中に2枚の基板を浸し、該液体中で前記基板を重ね合わせ、前記基板を重ね合わせた状態で前記液体から引き上げた後、前記基板間に封入されている前記液体を除去して貼り合わせを行うことを特徴とする半導体基板の作製方法。
IPC (3)：
H01L 27/12
, C30B 33/06
, H01L 21/02
Cited by examiner (7)
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