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J-GLOBAL ID：200903046221656305

炭化けい素縦形FETの製造方法および炭化けい素縦形FET

Inventor：
上野 勝典

About 上野 勝典


Applicant, Patent owner：
富士電機株式会社

About 富士電機株式会社


Agent (1)： 篠部 正治
Gazette classification：公開公報
Application number (International application number)：1998000665
Publication number (International publication number)：1999195655
Application date： Jan. 06, 1998
Publication date： Jul. 21, 1999
Summary：
【要約】【課題】非常に精密で均一なチャネルが実現でき、かつ容易に高耐圧できるSiCを用いた縦形のFETの製造方法を提供する。【解決手段】第一のマスクと一部重複する第二のマスクとを用いて第一のマスクの一部の一方の端により第一導電型不純物導入領域を規定し、第一のマスクの一部および第二のマスクを除去して第一のマスクの別の部分により第二導電型不純物導入領域を規定することによって、第一導電型不純物導入領域および第二導電型不純物導入領域を自己整合的に形成する。また、端部をテーパー状にしたマスクを用い、加速電圧を変えてイオン注入する方法を取れば、一枚のマスクだけで、第一導電型不純物導入領域および第二導電型不純物導入領域を自己整合的に形成する。特に、チャネル領域の不純物濃度を制御することによって、しきい電圧を制御することができ、また、ノーマリオフのFETとすることができる。
Claim (excerpt)：
第一導電型炭化けい素サブストレート上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層に選択的に互いに隔離して形成された第二導電型ゲート領域、第一導電型ソース領域と、その第二導電型ゲート領域および第一導電型ソース領域の下方に選択的に形成された第二導電型埋め込み領域と、第二導電型ゲート領域の表面に接触して設けられたゲート電極層と、第一導電型ソース領域と第二導電型埋め込み領域との表面に共通に接触して設けられたソース電極と、炭化けい素サブストレートの裏面に設けられたドレイン電極とを有する縦形FETの製造方法において、第一のマスクの一部の一方の端により第一導電型ソース領域の一方の端を規定し、第一のマスクの一部の他方の端と第一のマスクの他の部分とにより第二導電型ゲート領域を規定し、前記第一のマスクの他の部分により第二導電型埋め込み領域の端を規定してそれぞれの領域を形成することを特徴とする炭化けい素縦形FETの製造方法。
IPC (3)：
H01L 21/337 ,  H01L 29/808 ,  H01L 29/78
FI (3)：
H01L 29/80 C ,  H01L 29/78 652 T ,  H01L 29/78 654 Z
Patent cited by the Patent：
Cited by examiner (2)

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