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J-GLOBAL ID：200903046619245313

半導体検査装置、半導体検査装置用マザーボード及び半導体検査方法

Inventor：
板垣 卓男

About 板垣 卓男


Applicant, Patent owner：
株式会社東京カソード研究所

About 株式会社東京カソード研究所


Agent (2)： 吉田 研二 ,  石田 純
Gazette classification：公開公報
Application number (International application number)：2002292898
Publication number (International publication number)：2004125707
Application date： Oct. 04, 2002
Publication date： Apr. 22, 2004
Summary：
【課題】いままでテスターの中に設置していたマルチプレクサをマザーボードに移すことによって配線数を大幅に削減することができ、これにより、システムの簡素化並びにコストの削減を実現することができるうえ、マザーボードとテスターとの接続の問題を解消することができる半導体検査装置を提供する。【解決手段】複数の行×列チャンネルのマトリクス1に複数のPチャネルFET2が配置され、複数の行×列チャンネルのマトリクス3に複数のNチャネルFET4が配置され、1チャンネルに対してPチャネルFET2とNチャネルFET3とを接続した上で各マトリクス1,3を重ねてドレインを共通接続した。【選択図】 図1
Claim (excerpt)：
複数の行×列チャンネルのマトリクスに複数のPチャネルFETが配置され、複数の行×列チャンネルのマトリクスに複数のNチャネルFETが配置され、1チャンネルに対して前記PチャネルFETとNチャネルFETとを接続した上で前記各マトリクスを重ねてドレインを共通接続したことを特徴とする半導体検査装置。
IPC (1)：
G01R31/28
FI (2)：
G01R31/28 J ,  G01R31/28 H
F-Term (6)：
2G132AA00 ,  2G132AE11 ,  2G132AE25 ,  2G132AF02 ,  2G132AF18 ,  2G132AL00
Patent cited by the Patent：
Cited by examiner (2)

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