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J-GLOBAL ID：200903048181501314

半導体層の形成方法

Inventor：
武内 道一

About 武内 道一

, 
青柳 克信

About 青柳 克信


Applicant, Patent owner：
理化学研究所

About 理化学研究所


Agent (1)： 上島 淳一
Gazette classification：公開公報
Application number (International application number)：2000279557
Publication number (International publication number)：2002093720
Application date： Sep. 14, 2000
Publication date： Mar. 29, 2002
Summary：
【要約】【課題】各種の材料からなる基板上などにGaNなどの薄膜や厚膜の半導体層を形成する場合において、煩雑な工程を必要とすることなしに、当該半導体層中の構造欠陥の欠陥密度、特に、貫通転位の転位密度を大幅に低減させる。【解決手段】基板上に半導体層を形成する半導体層の形成方法において、基板上に半導体物質結晶よりなる三次元核を低密度の核密度で生成する第1のステップと、上記基板上に生成された前記三次元核を横方向成長モードで結晶成長させ、上記三次元核を融合して半導体物質結晶よりなる半導体層を上記基板上に形成する第2のステップとを有する。
Claim (excerpt)：
基板上に半導体層を形成する半導体層の形成方法において、基板上に半導体物質結晶よりなる三次元核を低密度の核密度で生成する第1のステップと、前記基板上に生成された前記三次元核を横方向成長モードで結晶成長させ、前記三次元核を融合して半導体物質結晶よりなる半導体層を前記基板上に形成する第2のステップとを有する半導体層の形成方法。
IPC (3)：
H01L 21/205 ,  C30B 29/38 ,  H01L 33/00
FI (4)：
H01L 21/205 ,  C30B 29/38 C ,  C30B 29/38 D ,  H01L 33/00 C
F-Term (37)：
4G077AA03 ,  4G077BE11 ,  4G077BE13 ,  4G077BE15 ,  4G077DB08 ,  4G077ED06 ,  5F041AA11 ,  5F041AA40 ,  5F041CA33 ,  5F041CA35 ,  5F041CA37 ,  5F041CA40 ,  5F041CA46 ,  5F041CA64 ,  5F045AA04 ,  5F045AB09 ,  5F045AB14 ,  5F045AB17 ,  5F045AB18 ,  5F045AC08 ,  5F045AC12 ,  5F045AC15 ,  5F045AD14 ,  5F045AD15 ,  5F045AE25 ,  5F045AF02 ,  5F045AF03 ,  5F045AF04 ,  5F045AF09 ,  5F045BB12 ,  5F045BB16 ,  5F045CA11 ,  5F045CA12 ,  5F045DA52 ,  5F045DA67 ,  5F045DP04 ,  5F045EK03
Patent cited by the Patent：
Cited by examiner (3)

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