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J-GLOBAL ID：200903048455755318

半導体装置及びその製造方法

Inventor：
今井 清隆

About 今井 清隆


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 稲垣 清
Gazette classification：公開公報
Application number (International application number)：1999031107
Publication number (International publication number)：2000232221
Application date： Feb. 09, 1999
Publication date： Aug. 22, 2000
Summary：
【要約】【課題】 NMOSの逆短チャネル効果を抑制して、良好なしきい値電圧制御性を示す構成を備えた半導体装置及びその製造方法を提供する。【解決手段】 本NMOS10のpウェル28の上層部には、中央にp型のチャネル領域30、チャネル領域30を挟んでn型不純物としてAsを含む2個のn-エクステンション領域36、及びエクステンション領域36の外側にそれぞれn型不純物としてAsを含むソース/ドレイン領域46が形成されている。エクステンション領域36及びソース/ドレイン領域46に接してその下方に、n型不純物としてAs及びリン(P)を含み、かつP濃度がAs濃度より低いn-バッファ領域48が形成されている。本NMOS10は、所定ゲート電圧下でpn接合リーク電流が小さく、また、逆短チャネル効果が小さいので、ゲート長の寸法に対する大きなマージンを有しつつ所定のしきい値電圧を示す。従って、NMOSの製品歩留りを向上させることができる。
Claim (excerpt)：
NMOSトランジスタを備える半導体装置であって、NMOSトランジスタが、n型不純物として主としてヒ素(As)を含む浅い接合のn型のソース/ドレイン・メイン領域と、n型のソース/ドレイン・メイン領域に接してその下方に設けられ、ソース/ドレイン・メイン領域の不純物濃度より低い不純物濃度でn型不純物としてAs及びリン(P)を含み、かつP濃度がAs濃度より高いn型のソース/ドレイン・バッファ領域とを備えていることを特徴とする半導体装置。
F-Term (21)：
5F040DA00 ,  5F040DA06 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EF11 ,  5F040EF13 ,  5F040EH02 ,  5F040EK01 ,  5F040EM01 ,  5F040EM03 ,  5F040FA03 ,  5F040FA07 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC19
Patent cited by the Patent：
Cited by examiner (4)
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