半導体素子の形成方法

Inventor： , , ,
Applicant, Patent owner：
Agent (1)：大貫進介 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998351720
Publication number (International publication number)：1999251550
Application date： Dec. 10, 1998
Publication date： Sep. 17, 1999
Summary：

【要約】【課題】全体的平面化およびコンデンサの面積増大を図りつつ、高密度化を可能にする半導体素子の形成方法を提供する。【解決手段】コンデンサを有する半導体素子の形成方法であって、コンデンサは、半導体基板内に形成されたキャビティ内に配され、高密度メモリの一部となる。一実施例では、まず、キャビティ内に下側電極を形成し、次いで犠牲層でキャビティを充填し、コンデンサ電極の少なくとも一方の化学機械式研摩(CMP)を可能にする。下側電極の部分および犠牲層の部分を除去した後、誘電体層を形成する。次に、誘電体層上に上側電極を形成する。こうして形成された誘電体層は、下側電極を上側電極から分離し、短絡および漏れ電流を防止する。一実施例では、多数の下側電極に対して単一の上側電極層を形成することにより、メモリ回路の複雑度を低下させる。

Claim (excerpt)：

半導体素子の形成方法であって、該半導体素子は基板(200)を備え、前記方法は: 前記基板上に第1誘電体層(206)を堆積する段階であって、前記基板と対向する上面を有する前記第1誘電体層を堆積する段階;前記第1誘電体層(206)内に第1コンデンサ・キャビティを形成する段階;前記第1誘電体層の上面および前記第1コンデンサ・キャビティ上全体に、第1コンデンサ電極層(210)を堆積する段階;前記第1コンデンサ電極層に化学機械式研摩を行い、前記第1誘電体層の前記上面(225)を露出させ、前記第1コンデンサ・キャビティ内に第1コンデンサ電極を形成する段階;前記第1コンデンサ電極層および前記第1誘電体層の前記露出された上面上全体に、コンデンサ誘電体層(242)を堆積する段階;前記コンデンサ誘電体層上全体に第2コンデンサ電極層(244)を堆積する段階;および前記第2コンデンサ電極層にパターニングを行い、第2コンデンサ電極を形成する段階;から成ることを特徴とする方法。

IPC (2)：

H01L 27/108 , H01L 21/8242

FI (2)：

H01L 27/10 651 , H01L 27/10 621 C

Patent cited by the Patent：

Cited by examiner (6)

半導体集積回路装置及び当該装置の製造方法
Gazette classification：公開公報 Application number：特願平8-086409 Applicant：株式会社日立製作所
半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平6-263448 Applicant：ソニー株式会社
半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平7-305766 Applicant：株式会社日立製作所

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