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J-GLOBAL ID：200903052067682705

レイアウト検証装置

Inventor：
外薗 三彦

About 外薗 三彦

, 
石上 達也

About 石上 達也


Applicant, Patent owner：
株式会社ルネサスLSIデザイン

About 株式会社ルネサスLSIデザイン


Agent (4)： 田澤 博昭 ,  加藤 公延 ,  田澤 英昭 ,  濱田 初音
Gazette classification：公開公報
Application number (International application number)：2002235933
Publication number (International publication number)：2004078428
Application date： Aug. 13, 2002
Publication date： Mar. 11, 2004
Summary：
【課題】解析結果の信頼性を維持したまま、回路シミュレーションを効率的に実行することができるレイアウト検証装置を提供する。【解決手段】半導体集積回路のレイアウトデータ2から寄生素子を含むネットリスト4を作成する素子抽出部3と、ネットリスト4で規定される回路から配線間容量が接続するノードを抽出し、当該ノードの入力インピーダンスを算出する入力インピーダンス計算部5と、当該入力インピーダンス値を用いて配線間容量が回路特性に与える影響を規定する指標値を求めると共に、当該指標値に基づいてネットリスト4から配線間容量を削除すべきか否かを判定する配線間容量要否判定部6と、当該判定結果に基づいてネットリスト4から配線間容量を削除して、回路解析対象のネットリスト8を作成する配線間容量削除部7とを備える。【選択図】 図1
Claim (excerpt)：
半導体集積回路のレイアウトデータから寄生素子を含むネットリストを作成するネットリスト作成部と、 当該ネットリストで規定される回路から寄生容量素子が接続するノードを抽出し、当該ノードの入力インピーダンスを算出する入力インピーダンス計算部と、上記入力インピーダンス計算部が算出した入力インピーダンス値を用いて上記寄生容量素子が回路特性に与える影響を規定する指標値を求めると共に、当該指標値に基づいて上記ネットリストから寄生容量素子を削除すべきか否かを判定する素子要否判定部と、 当該素子要否判定部の判定結果に基づいて上記ネットリストから寄生容量素子を削除して、回路解析対象のネットリストを作成する素子削除処理部と を備えたレイアウト検証装置。
IPC (2)：
G06F17/50 ,  H01L21/82
FI (5)：
G06F17/50 662G ,  G06F17/50 666L ,  G06F17/50 666V ,  H01L21/82 C ,  H01L21/82 T
F-Term (9)：
5B046AA08 ,  5B046BA03 ,  5B046BA04 ,  5B046JA04 ,  5F064EE42 ,  5F064EE43 ,  5F064EE52 ,  5F064HH09 ,  5F064HH10
Patent cited by the Patent：
Cited by examiner (2)
Article cited by the Patent：
Cited by examiner (1)
  • 電子情報通信学会春季全国大会講演論文集, 1990, Pt.1, p.126-132

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