ディレクトリ・ベースのキャッシュ・コヒーレンス・プロトコルによるマルチプロセッサのための無効バス最適化

Inventor： ,
Applicant, Patent owner：
Agent (1)：合田潔 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996191724
Publication number (International publication number)：1997091255
Application date： Jul. 22, 1996
Publication date： Apr. 04, 1997
Summary：

【要約】【課題】スケーラブル・マルチプロセッサ・システムにおいて使用されるマルチステージ相互接続ネットワークにとって有用な最適化機構を提供する。【解決手段】マルチステージ相互接続ネットワーク・ベースのマルチプロセッサのための、ディレクトリ・ベースのキャッシュ・コヒーレンス・プロトコルの最適化機構が、ネットワーク待ち時間を低減することによりシステム性能を改良する。最適化機構はスケーラブルであり、適度な数のプロセッサを有するマルチプロセッサ・システムを対象とする。共用データの変更が、これらのシステムにおける性能低下の支配的な要因である。ディレクトリ・ベースのキャッシュ・コヒーレンス機構は、ネットワークのプロセッサ側で無効バスを使用する。無効バスはシステム内の全ての専用キャッシュを接続し、無効要求を処理し、それによりネットワークを通じて無効を送信する必要を排除する。

Claim (excerpt)：

共用メモリ・マルチプロセッサ・システムであって、各々が関連キャッシュ・メモリを有する複数のプロセッサと、前記各プロセッサのキャッシュ・メモリに接続されるマルチステージ相互接続ネットワークと、前記マルチステージ相互接続ネットワークに接続される複数のインタリーブド・メモリ・モジュールと、キャッシュ・ラインの大域状態を決定するために使用される情報を含み、分散大域ディレクトリを構成する複数の大域ディレクトリ・モジュールにより構成される大域ディレクトリであって、前記各メモリ・モジュールが関連する前記大域ディレクトリ・モジュールを有する、前記大域ディレクトリと、前記各キャッシュ・メモリに直接接続される無効バスと、を含み、前記プロセッサが、変更しようとするデータのアドレスを前記無効バス上に出力すると同時に、データ変更のための記憶要求を前記大域ディレクトリに送信し、前記無効バス上のアドレスにより識別される前記キャッシュ・ラインのコピーを有する全ての前記キャッシュ・メモリが、それらの前記コピーを無効にし、前記大域ディレクトリがデータの変更を許可する許可信号を前記プロセッサに送信する、共用メモリ・マルチプロセッサ・システム。

IPC (3)：

G06F 15/16 330 , G06F 12/08 , G06F 12/08 310

FI (3)：

G06F 15/16 330 Z , G06F 12/08 E , G06F 12/08 310 B

Patent cited by the Patent：

Cited by examiner (4)

多重プロセツサ・システムの性能の最適化装置及び方法
Gazette classification：公開公報 Application number：特願平4-106604 Applicant：インターナシヨナル・ビジネス・マシーンズ・コーポレイシヨン
特開平3-163640
特開平4-151751

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