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J-GLOBAL ID：200903053037904661

半導体装置

Inventor： 吉川 功
Applicant, Patent owner： 富士電機ホールディングス株式会社
Agent (1)： 篠部 正治
Gazette classification：公開公報
Application number (International application number)：2002184675
Publication number (International publication number)：2004031575
Application date： Jun. 25, 2002
Publication date： Jan. 29, 2004
Summary：

【課題】主電流通電領域を増大し、オン電圧の低減を図ることができる半導体装置を提供すること。【解決手段】ダブルリサーフを構成する第1領域3と第2領域4と、最外周のウエル領域2で、第2領域に対向するウエル領域2にエミッタ領域51、ゲート絶縁膜となる絶縁膜6、ゲート電極81を形成することで、耐圧構造201内に横型MOSFETを形成し、縦型IGBTのオン時に、この横型MOSFETもオンさせて、主電流通電領域を増大し、オン電圧の低減を図る。【選択図】 図1

Claim (excerpt)：

絶縁ゲート構造を有する縦型の半導体装置において、第1導電形の第1半導体領域と、該第1半導体領域の表面層に複数個形成される第2導電形の第2半導体領域と、最外周に配置された該第2半導体領域と接続し、該第2半導体領域の外側の前記第1半導体領域の表面層に形成される第2導電形の第3半導体領域と、全ての前記第2半導体領域の表面層に形成される第1導電形の第4半導体領域と、前記第3半導体領域の表面層に形成される第1導電形の第5半導体領域と、前記最外周に配置された第2半導体領域の表面層に形成される第4半導体領域と前記第5半導体領域との間に形成される第1導電形の第6半導体領域と、全ての前記第2半導体領域の前記第4半導体領域と前記第1半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と前記第5半導体領域と前記第6半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第4半導体領域上に形成される第1主電極と、前記第6半導体領域上に形成される第1副電極と、前記縦型の半導体装置の裏面電極としての第2主電極と、前記第5半導体領域上に形成される第2主電極と接続する第2副電極とを具備することを特徴とする半導体装置。

IPC (1)：

H01L29/78

FI (3)：

H01L29/78 656B ,  H01L29/78 654B ,  H01L29/78 655F