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J-GLOBAL ID：200903053674504626

半導体装置の製造方法

Inventor：
大岸 裕子

About 大岸 裕子


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1994174309
Publication number (International publication number)：1996045901
Application date： Jul. 26, 1994
Publication date： Feb. 16, 1996
Summary：
【要約】【目的】 微細パターンの配線層の形成が可能であり、しかも平坦化処理に際し、配線層の表面の露出を防止し、ボイドなどがなく平坦性に優れた層間絶縁膜を有する半導体装置を製造する方法を提供すること。【構成】 配線層10の上に、反射防止膜20を成膜する工程と、反射防止膜20の上に、レジスト膜22を成膜する工程と、レジスト膜22を所定パターンにフォトリソグラフィー加工する工程と、所定パターンにフォトリソグラフィー加工されたレジスト膜22をマスクとして、配線層10をエッチング加工する工程と、レジスト膜22を除去し、反射防止膜20を残したままで、配線パターン10aの上に、平坦化用絶縁膜13を成膜し、表面の平坦化処理を行う工程とを有し、反射防止膜20の膜厚および光学定数が、レジスト膜のフォトリソグラフィー加工時の定在波効果を抑制するように設定してある。
Claim (excerpt)：
配線層の上に、反射防止膜を成膜する工程と、反射防止膜の上に、レジスト膜を成膜する工程と、前記レジスト膜を所定パターンにフォトリソグラフィー加工する工程と、前記所定パターンにフォトリソグラフィー加工されたレジスト膜をマスクとして、前記配線層をエッチング加工する工程と、前記レジスト膜を除去し、前記反射防止膜を残したままで、前記配線層の上に、平坦化用絶縁膜を成膜し、表面の平坦化処理を行う工程とを有し、前記反射防止膜の膜厚および光学定数が、前記レジスト膜のフォトリソグラフィー加工時の定在波効果を抑制するように設定してある半導体装置の製造方法。
IPC (3)：
H01L 21/3065 ,  H01L 21/318 ,  H01L 21/3205
FI (2)：
H01L 21/302 L ,  H01L 21/88 K
Patent cited by the Patent：
Cited by examiner (5)
  • 特開平2-002620
  • 半導体装置とその製法
    Gazette classification：公開公報   Application number：特願平4-309590   Applicant：ヤマハ株式会社
  • 特開平4-328831
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