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J-GLOBAL ID：200903053864092375

化合物半導体装置及びその製造方法

Inventor：
李 清庭

About 李 清庭


Applicant, Patent owner：
光磊科技股▲ふん▼有限公司

About 光磊科技股▲ふん▼有限公司


Agent (1)： 後藤 洋介 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000325170
Publication number (International publication number)：2002057321
Application date： Oct. 25, 2000
Publication date： Feb. 22, 2002
Summary：
【要約】【課題】 オーム接触の熱安定耐久性が素晴らしく、製造方法は簡単であり、コストが下げられ、歩留まりが向上される窒化ガリウム系III-V族化合物半導体装置及びその製造方法を提供する。【解決手段】 基板の上にn型半導体層、アクティブ層、及びp型半導体層を含む半導体積層構造を形成する工程と、前記半導体積層構造をエッチングして、前記n型半導体層の一部を露出させる工程と、前記n型半導体層の上にオーム接触、障壁層、及びパッド層を含む第1電極を形成する工程と、前記第1電極とn型半導体層との間の接触抵抗を下げる同時にp型半導体層を活性化するためのアニール工程と、前記p型半導体層の上に第2電極を形成する工程と、を備える。
Claim (excerpt)：
第1及び第2の主表面を持つ基板を提供する工程と、n型の窒化ガリウム系III-V族化合物半導体層と、アクティブ層と、p型の窒化ガリウム系III-V族化合物半導体層と、を有する半導体積層構造を前記基板の第1主表面の上方に形成する工程と、前記半導体積層構造をエッチングしてn型半導体層の一部を露出させる工程と、オーム接触層と、前記オーム接触層の上方にある障壁層と、前記障壁層の上方にあるパッド層と、を有する第1電極を前記n型半導体層に形成する工程と、前記第1電極と前記n型半導体との間の接触抵抗を下げる同時に、前記p型半導体層を活性化するため、アニールを行う工程と、前記p型半導体層に第2電極を形成する工程と、を含む窒化ガリウム系III-V族化合物半導体の製造方法。
IPC (5)：
H01L 29/43 ,  H01L 21/265 601 ,  H01L 21/28 301 ,  H01L 33/00 ,  H01S 5/343
FI (5)：
H01L 21/265 601 A ,  H01L 21/28 301 R ,  H01L 33/00 C ,  H01S 5/343 ,  H01L 29/46 H
F-Term (41)：
4M104AA04 ,  4M104BB02 ,  4M104BB04 ,  4M104BB07 ,  4M104BB13 ,  4M104BB14 ,  4M104BB30 ,  4M104DD26 ,  4M104DD78 ,  4M104DD79 ,  4M104FF16 ,  4M104GG04 ,  4M104HH04 ,  4M104HH15 ,  5F041AA41 ,  5F041AA42 ,  5F041CA05 ,  5F041CA34 ,  5F041CA40 ,  5F041CA46 ,  5F041CA49 ,  5F041CA53 ,  5F041CA56 ,  5F041CA57 ,  5F041CA65 ,  5F041CA71 ,  5F041CA73 ,  5F041CA74 ,  5F041CA82 ,  5F041CA83 ,  5F073AA74 ,  5F073CA07 ,  5F073CB05 ,  5F073CB07 ,  5F073CB19 ,  5F073CB22 ,  5F073DA14 ,  5F073DA16 ,  5F073DA35 ,  5F073EA28 ,  5F073EA29
Patent cited by the Patent：
Cited by examiner (3)

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