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J-GLOBAL ID：200903053950457971

符号付積和演算器およびこれを含むアナログマッチドフィルタ

Inventor： 佐々木 昌浩 ,  坂井 丈泰 ,  松本 隆
Applicant, Patent owner： 学校法人早稲田大学
Agent (1)： 奥山 尚一 (外2名)
Gazette classification：公開公報
Application number (International application number)：2002118403
Publication number (International publication number)：2003317026
Application date： Apr. 19, 2002
Publication date： Nov. 07, 2003
Summary：

【要約】【課題】 キャパシタを用いた符号付積和演算器およびこれを含むアナログマッチドフィルタを提供する。【解決手段】 入力信号に対する電圧を保持するキャパシタ326と、キャパシタ326の両端部にそれぞれ接続され、該キャパシタ極性を切り換えるよう信号クロックによって動作するスイッチと、該スイッチのうちのいずれかを介してキャパシタ326の両端部に接続されている電源329とを含んでなる符号付積和演算器およびこれを含むアナログマッチドフィルタを提供する。

Claim (excerpt)：

入力信号に対する電圧を保持するキャパシタ(326)と、該キャパシタ(326)の両端部にそれぞれ接続され、該キャパシタ(326)の極性を切り換えるよう信号クロックによって動作するスイッチと、該スイッチのうちのいずれかを介して前記キャパシタ(326)の両端部に接続されている電源(329)とを含んでなる符号付積和演算器。

IPC (3)：

G06G 7/14 ,  G06G 7/16 ,  H03H 19/00

FI (3)：

G06G 7/14 J ,  G06G 7/16 W ,  H03H 19/00

F-Term (2)：

5J023CA01 ,  5J023CB13