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J-GLOBAL ID：200903054771849510
半導体装置およびその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
三好 秀和 (外4名)
Gazette classification：公開公報
Application number (International application number)：1992016538
Publication number (International publication number)：1993218410
Application date： Jan. 31, 1992
Publication date： Aug. 27, 1993
Summary：
【要約】 (修正有)【構成】 素子分離領域3を有するシリコン基板1と、このシリコン基板1の表面にゲート絶縁膜4を介して形成されたポリシリコンゲート電極5と、このポリシリコンゲート電極5に接した酸化膜6と、この酸化膜6に接して設けられた側壁7と、ポリシリコンゲート電極5に対して自己整合的に設けられたソース・ドレイン領域8とを備え、これらソース・ドレイン領域8およびポリシリコンゲート電極5上に遷移8族の金属であるNiを用いてモノシリサイドを形成する。【効果】 低温プロセスに適しており、浅い接合が可能なため、微細構造とすることができる。這い上がり現象が起こらないため、ゲート・ソース間あるいはゲート・ドレイン間のショート不良が生じない。シリサイド形成プロセスが低温であることから、従来のTiSi2 に比べて不純物拡散が抑えられ、高性能なDual-gate CMOSが達成される。
Claim (excerpt)：
素子分離領域を有する半導体基板と、この半導体基板表面にゲート絶縁膜を介して形成されたポリシリコンゲート電極と、このポリシリコンゲート電極に接した酸化膜と、この酸化膜に接して設けられた側壁と、前記ポリシリコンゲート電極に対して自己整合的に設けられたソース・ドレイン領域とを備え、これらソース・ドレイン領域およびポリシリコンゲート電極上に遷移8族の金属のモノシリサイドを形成したことを特徴とする半導体装置。
IPC (2)：
Patent cited by the Patent：
Cited by examiner (3)
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特開昭60-084859
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特開昭61-218461
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半導体装置およびその製造方法
Gazette classification：公開公報
Application number：特願平4-077942
Applicant：株式会社東芝
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