半導体素子実装回路および半導体素子実装方法

Inventor： , , ,
Applicant, Patent owner： ,
Agent (1)：小玉秀男 (外3名)
Gazette classification：公開公報
Application number (International application number)：2002033048
Publication number (International publication number)：2003234447
Application date： Feb. 08, 2002
Publication date： Aug. 22, 2003
Summary：

【要約】【課題】半導体素子側の電極(素子側電極)と回路側電極との接続信頼性に優れた半導体素子実装回路および半導体素子の実装方法を提供すること。【解決手段】本発明の半導体素子実装回路は、上面に素子側電極(図示せず)が形成された半導体素子10と、半導体素子10上に形成された応力緩和層40と、応力緩和層40上に形成された半田層50と、半田層50に接続された回路側電極60とを備える。応力緩和層40は、素子側電極と半田層50とを電気的に接続する貫通導電部45と、貫通導電部45を隔てる緩衝部41とを有する。応力緩和層40は半田層50よりも変形しやすいので、半導体素子10と回路側電極60との間に応力が生じた場合、この応力を応力緩和層40の変形により吸収し、半田層50にかかる応力を緩和することができる。これにより素子側電極と回路側電極60との接続信頼性を長期に亘って維持することができる。

Claim (excerpt)：

素子側電極が形成された半導体素子と、その電極形成領域を含む半導体素子上に形成された応力緩和層と、応力緩和層上に形成された半田層と、半田層と電気的に接続された回路側電極とを備え、その応力緩和層は、応力緩和層を貫通しており素子側電極と半田層とを電気的に接続する貫通導電部と、貫通導電部を隔てる緩衝部とを有する半導体素子実装回路。

IPC (2)：

H01L 23/48 , H01L 21/3205

FI (2)：

H01L 23/48 S , H01L 21/88 T

F-Term (18)：

5F033HH07 , 5F033HH11 , 5F033HH13 , 5F033HH14 , 5F033HH15 , 5F033JJ07 , 5F033JJ11 , 5F033JJ13 , 5F033JJ14 , 5F033JJ15 , 5F033KK08 , 5F033PP28 , 5F033RR21 , 5F033RR22 , 5F033RR27 , 5F033SS22 , 5F033VV07 , 5F033XX19

Patent cited by the Patent：

Cited by examiner (4)

半導体装置とその製造方法およびその接続構造
Gazette classification：公開公報 Application number：特願平10-098858 Applicant：シチズン時計株式会社
特許第2895569号
特開昭63-222437

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