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J-GLOBAL ID：200903057264432739

薄膜磁性体記憶装置

Inventor：
日高 秀人

About 日高 秀人


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 深見 久郎 (外4名)
Gazette classification：公開公報
Application number (International application number)：2001020277
Publication number (International publication number)：2002170377
Application date： Jan. 29, 2001
Publication date： Jun. 14, 2002
Summary：
【要約】【課題】 磁気トンネル接合部(MTJ)を有するメモリセルを用いてデータ記憶を行なう薄膜磁性体記憶装置において、データ読出動作を高速化する。【解決手段】 MTJメモリセルに対しては、データ書込およびデータ読出にそれぞれ用いられるライトワード線WWLおよびリードワード線RWLが独立して設けられる。メモリアレイ10を列方向に分割して形成される領域AR1,AR2ごとにリードワード線RWLを分割配置することによって、リードワード線RWLにおける信号伝搬遅延を低減して、データ読出動作を高速化できる。各リードワード線RWLの活性化は、行選択結果に応じてライトワード線WWLと階層的に制御される。ワード線電流制御回路40は、データ書込時およびデータ読出時のそれぞれに対応して、ライトワード線WWLにおける電流経路を形成および遮断する。
Claim (excerpt)：
薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、前記複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて抵抗値が変化する記憶部を含み、前記磁性体メモリセルの行に対応してそれぞれ設けられ、第1の抵抗率を有する配線で形成される複数の書込ワード線をさらに備え、前記複数の書込ワード線の各々は、データ書込時およびデータ読出時の両方において、行選択結果に応じて選択的に活性化され、前記複数の書込ワード線のうちの活性化された少なくとも1つに対して、前記データ書込時および前記データ読出時のそれぞれにおいて、前記第1のデータ書込電流の電流経路をそれぞれ形成および遮断するためのワード線電流制御回路と、前記磁性体メモリセルの列に対応してそれぞれ設けられる複数のデータ線と、前記データ書込時およびデータ読出時のそれぞれにおいて、前記第2のデータ書込電流およびデータ読出電流のそれぞれを、前記複数のデータ線のうちの選択された前記列に対応する1本に流すための読出書込制御回路と、前記磁性体メモリセルの行に対応してそれぞれ設けられ、前記第1の抵抗率よりも高い第2の抵抗率を有する配線で形成される複数の読出ワード線とを備え、各前記読出ワード線は、前記データ読出時において、前記行選択結果に応じて対応する前記書込ワード線とともに選択的に活性化される、薄膜磁性体記憶装置。
IPC (4)：
G11C 11/15 ,  G11C 11/14 ,  H01L 27/105 ,  H01L 43/08
FI (4)：
G11C 11/15 ,  G11C 11/14 A ,  H01L 43/08 Z ,  H01L 27/10 447
F-Term (7)：
5F083FZ10 ,  5F083KA03 ,  5F083KA05 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19
Patent cited by the Patent：
Cited by examiner (2)

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