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J-GLOBAL ID：200903058107755512

高耐圧電界効果トランジスタ

Inventor： 舟木 英之 ,  山口 好広
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994036911
Publication number (International publication number)：1995245410
Application date： Mar. 08, 1994
Publication date： Sep. 19, 1995
Summary：

【要約】【目的】高耐圧で且つ所望のしきい値電圧を有し、しかも、論理回路等と同じプロセスで作成することが可能な高耐圧MOSFET提供する。【構成】半導体基板21上に絶縁層22を介してp- 型活性層23が設けられる。絶縁層22に達しないように活性層23の表面に第1及び第2n型オフセット層27a、27bが形成される。各オフセット層の表面には、n+ 型ソース層5及びドレイン層6が形成される。オフセット層は拡散により形成され、活性層23内への拡散深さが1〜2μm、不純物のドーズ量が2〜3×1012cm-2に設定される。オフセット層27a、27b間のチャネル領域上にゲート酸化膜31を介してゲート電極30が配設される。チャネル領域には、n型の反転層を誘起するためのp+ 型ベース層33が、オフセット層27a、27bと接触しないように形成される。ベース層33の不純物濃度はオフセット層の不純物濃度よりも高く設定される。

Claim (excerpt)：

絶縁体からなる保持層と、前記保持層上に形成された第2導電型の半導体からなる活性層と、前記活性層の表面に形成された低抵抗で且つ第1導電型のソース層及びドレイン層と、前記ソース層及びドレイン層にそれぞれ接続されたソース電極及びドレイン電極と、前記ソース層及びドレイン層と接続され且つ前記保持層に達しないように前記活性層の表面に形成された第1導電型の第1及び第2オフセット層と、前記第1及び第2オフセット層間で前記活性層の表面に形成されたチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート絶縁膜下に位置し、前記第1及び第2オフセット層と接触しないように前記活性層の表面に形成され、不純物濃度が前記第1及び第2オフセット層の不純物濃度よりも高い第2導電型のベース層と、を具備する高耐圧電界効果トランジスタ。

IPC (2)：

H01L 29/786 ,  H01L 29/78

FI (3)：

H01L 29/78 311 S ,  H01L 29/78 301 X ,  H01L 29/78 301 S

Patent cited by the Patent：

Cited by applicant (1)

• 薄膜SOI装置
  Gazette classification：公開公報   Application number：特願平4-337036   Applicant：エヌ・ベー・フィリップス・フルーイランペンファブリケン