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J-GLOBAL ID：200903058147706468

メモリ制御装置およびメモリ制御方法

Inventor：
小林 紀幸

About 小林 紀幸


Applicant, Patent owner：
キヤノン株式会社

About キヤノン株式会社


Agent (1)： 谷 義一 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997192800
Publication number (International publication number)：1999039864
Application date： Jul. 17, 1997
Publication date： Feb. 12, 1999
Summary：
【要約】【課題】 必要以上のリフレッシュを行わずに高速転送を可能にし、通信状況に応じてリフレッシュを臨時的に行うことでDRAMの記憶喪失を防止する。【解決手段】 DRAM制御部103はDRAMで構成されるメモリ104とデータ入出力装置101間の通信とデータ転送を行う。CPU制御部201によりメモリ104のリード/ライトとリフレッシュの頻度の設定値を調整可能に設定する。制御信号生成部204はその設定値に応じた比率でメモリ104のリード/ライトとリフレッシュを行うことで、一定時間内のリフレッシュの回数がデータの転送速度に応じて任意に調節可能となり、必要以上のリフレッシュを行わずに高速転送ができる。制御信号生成部204はACK信号が返つて来ない場合にタイムアウト処理を行うことで、通信に必要以上の時間が経過した場合にリフレッシュを臨時的に行う。これによりメモリの記憶を失う危険性を防止できる。
Claim (excerpt)：
複数のブロックに分割したDRAMで構成されるメモリとデータ入出力可能なデバイス間の通信を行う機能を有するメモリ制御装置において、前記メモリと前記デバイス間のデータ転送及び前記メモリのリフレッシュを行い、かつ、前記データ転送と前記リフレッシュの頻度を調整する第1の制御手段と、前記通信の状況と前記制御手段で調整された前記頻度の設定値とに基づいて前記データ転送と前記リフレッシュのタイミングを制御する第2の制御手段とを有することを特徴とするメモリ制御装置。
IPC (2)：
G11C 11/406 ,  G06F 12/00 550
FI (2)：
G11C 11/34 363 K ,  G06F 12/00 550 B
Patent cited by the Patent：
Cited by applicant (9)
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Cited by examiner (11)
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