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J-GLOBAL ID：200903058523102056

プレーナ型半導体素子およびその製造方法

Inventor： 寺嶋 二郎
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1994020060
Publication number (International publication number)：1995231104
Application date： Feb. 17, 1994
Publication date： Aug. 29, 1995
Summary：

【要約】 (修正有)【目的】高速化するためにn形基板の表面層に形成するp形アノード領域、あるいはp形基板の表面層に形成するn形カソード領域の不純物濃度を低くし、浅くした場合、逆電圧印加時にその領域に空乏層が広がってパンチスルーするのを防止する。【構成】アノード領域2あるいはカソード領域形成後、表面をBSG膜9あるいはPSG膜で覆い、アノード領域あるいはカソード領域形成の際用いた酸化膜4の窓を利用して、BSGあるいはPSGからBあるいはPを拡散させ、空乏層の広がりを防ぐ高不純物濃度領域をアノード領域2あるいはカソード領域の周縁部に形成する。これと同時にガードリング領域3の表面層にも高不純物濃度領域を形成し、外界の影響を弱めることもできる。

Claim (excerpt)：

第一導電形の半導体層の表面層に形成された第二導電形領域に主電極の一つが接触するものにおいて、第二導電形領域の周縁部に高不純物濃度領域が設けられ、その高不純物濃度領域の内側の部分の表面に前記主電極の周縁部が接触することを特徴とするプレーナ型半導体素子。