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J-GLOBAL ID：200903058792159005

薄膜の製造方法、及びこのためのスパッタリング装置

Inventor：
辻 博司

About 辻 博司


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 蔦田 璋子 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998006960
Publication number (International publication number)：1999200036
Application date： Jan. 16, 1998
Publication date： Jul. 27, 1999
Summary：
【要約】【課題】 DCスパッタリングによる薄膜の製造方法において、スプラッシュ(薄膜と同一材料の塊状異物)による微少欠陥の生成が著しく少ないものを提供する。特には、平面表示装置用アレイ基板の製造方法において、スプラッシュに起因する不良を著しく少なくできるとともに、プリスパッタリングに要する時間を大幅に低減することができるものを提供する。【解決手段】スパッタリング室内におけるアーク放電の発生について、カソード・アノード電極間の電圧降下を検出することにより検知して、アーク放電の発生後1マイクロ秒以内に、電力供給を遮断し、電力遮断後、5〜15マイクロ秒の後に電力供給を再開する。
Claim (excerpt)：
反応室内に基板を配置し、DCスパッタリングにより薄膜を堆積する薄膜の製造方法において、カソード・アノード電極間の電圧降下の検出によりアーク放電の発生を検知する検知ステップと、前記検知に基づき、前記アーク放電の発生後1マイクロ秒以内に、前記カソード・アノード電極間に電圧を印加する電力供給を遮断する電力遮断ステップと、前記電力遮断後、5〜15マイクロ秒の後に前記電力供給を再開してスパッタリングを再び開始する再開始ステップとを備えたことを特徴とする、薄膜の製造方法。
IPC (3)：
C23C 14/34 ,  C23C 14/38 ,  G02F 1/1343
FI (3)：
C23C 14/34 U ,  C23C 14/38 ,  G02F 1/1343
Patent cited by the Patent：
Cited by examiner (2)

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