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J-GLOBAL ID：200903058905480190

電界効果デバイス用高速Geチャネル・ヘテロ構造

Inventor：
チュー、ジャック、オー

About チュー、ジャック、オー


Applicant, Patent owner：
インターナショナル・ビジネス・マシーンズ・コーポレーション

About インターナショナル・ビジネス・マシーンズ・コーポレーション


Agent (1)： 坂口 博 (外1名)
Gazette classification：公表公報
Application number (International application number)：2000604467
Publication number (International publication number)：2002539613
Application date： Mar. 11, 2000
Publication date： Nov. 19, 2002
Summary：
【要約】半導体基板上に複数の半導体層と、より高いバリアまたはより深い閉じ込め量子井戸を有し、相補型MODFETおよびMOSFETのための非常に高い正孔移動度を有する圧縮ひずみエピタキシャルGe層のチャネル構造とを取り込む、高移動度Geチャネル電界効果トランジスタを形成するための方法および層状ヘテロ構造を説明する。本発明は、室温より上(425K)から極低温(0.4K)までの広範な温度動作状況を有し、低温であっても高いデバイス性能が達成可能であることに加えて、ディープ・サブミクロンの現況技術のSi pMOSFETに勝る、移動度および相互コンダクタンスの向上をさらに提供する。
Claim (excerpt)：
pチャネル電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ge比xが0.5〜0.8の範囲にある、緩和Si1-xGexの第1層と、 前記第1層上にエピタキシャルに形成されるドープSi1-xGexの第2層と、 前記第2層上にエピタキシャルに形成されるアンドープのSi1-xGexの第3層と、 前記第3層上にエピタキシャルに形成されるアンドープのSi1-xGexの第4層と、 前記第4層上にエピタキシャルに形成されるアンドープのSi1-xGexの第5層と、 前記第5層上にエピタキシャルに形成されるGeの第6層であって、それによって前記第6層は圧縮ひずみの下にあり、前記第1層の上面に対するその臨界厚未満の厚さを有する第6層と、 前記第6層上にエピタキシャルに形成されるSi1-xGexの第7層と を含む、層状構造。
IPC (13)：
H01L 29/78 ,  H01L 21/06 ,  H01L 21/20 ,  H01L 21/205 ,  H01L 21/338 ,  H01L 21/8232 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/095 ,  H01L 29/161 ,  H01L 29/778 ,  H01L 29/786 ,  H01L 29/812
FI (10)：
H01L 21/20 ,  H01L 21/205 ,  H01L 29/78 301 B ,  H01L 29/80 H ,  H01L 29/80 E ,  H01L 27/06 F ,  H01L 27/08 102 A ,  H01L 29/163 ,  H01L 29/78 618 B ,  H01L 29/78 618 E
F-Term (84)：
5F045AA03 ,  5F045AA07 ,  5F045AB01 ,  5F045AB02 ,  5F045AB05 ,  5F045CA05 ,  5F045DA53 ,  5F045DA69 ,  5F048AC01 ,  5F048BA03 ,  5F048BA05 ,  5F048BA07 ,  5F048BA14 ,  5F048BB06 ,  5F048BB11 ,  5F048BD05 ,  5F052DA01 ,  5F052DA03 ,  5F052GC01 ,  5F052JA01 ,  5F052KA01 ,  5F052KA05 ,  5F052KB02 ,  5F102GA05 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GD10 ,  5F102GJ03 ,  5F102GK02 ,  5F102GK08 ,  5F102GK09 ,  5F102GL02 ,  5F102GL08 ,  5F102GL09 ,  5F102GL16 ,  5F102GM02 ,  5F102GQ01 ,  5F102GS04 ,  5F102HA03 ,  5F102HC01 ,  5F110AA01 ,  5F110AA30 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD04 ,  5F110DD05 ,  5F110DD12 ,  5F110EE09 ,  5F110EE31 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110GG03 ,  5F110GG04 ,  5F110GG12 ,  5F110GG41 ,  5F110HJ13 ,  5F140AA01 ,  5F140AA24 ,  5F140AB03 ,  5F140AC07 ,  5F140AC11 ,  5F140AC28 ,  5F140AC36 ,  5F140BA03 ,  5F140BA05 ,  5F140BB00 ,  5F140BB13 ,  5F140BB18 ,  5F140BC12 ,  5F140BD04 ,  5F140BD05 ,  5F140BD07 ,  5F140BD09 ,  5F140BD11 ,  5F140BD12 ,  5F140BD13 ,  5F140BF01 ,  5F140BF04 ,  5F140BK13 ,  5F140CB04
Patent cited by the Patent：
Cited by examiner (4)
  • 特開平2-196436
  • 特開平3-187269
  • 半導体装置及びその製造方法
    Gazette classification：公開公報   Application number：特願平3-141558   Applicant：株式会社日立製作所
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