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J-GLOBAL ID：200903059431297981

半導体記憶装置及びデコード回路

Inventor： 森神 清一
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 丸山 隆夫
Gazette classification：公開公報
Application number (International application number)：1996250146
Publication number (International publication number)：1998097789
Application date： Sep. 20, 1996
Publication date： Apr. 14, 1998
Summary：

【要約】【課題】Xデコーダの面積の増大を防止することができ、且つ動作速度を維持しながら複数のバンク構成を可能とする。【解決手段】ワード線選択信号で第1バンク領域のワード線をハイレベルにした後は、第1バンク選択手段5をオフにしてワード線選択手段7を第1バンク領域のワード線から切り離し、第2バンク選択手段5をオンにしてワード線選択手段7を第2バンク領域のワード線の選択に用いることにより、第1バンク領域と第2バンク領域とで1つのワード線選択手段7を共通に用いる。

Claim (excerpt)：

ワード線を選択するワード線選択手段と、前記ワード線選択手段から出力されたワード線選択信号をラッチし、前記ワード線をハイレベルに維持するラッチ手段と、前記ラッチ手段によるワード線選択信号のラッチを解除し、前記ワード線をロウレベルとするリセット手段とを備えることを特徴とするデコード回路。

IPC (2)：

G11C 11/41 ,  G11C 11/408

FI (2)：

G11C 11/34 301 E ,  G11C 11/34 354 B

Patent cited by the Patent：

Cited by examiner (3)

• シーケンス型ラッチ型行ラインリピータを有する半導体メモリ
  Gazette classification：公開公報   Application number：特願平3-245525   Applicant：エスジーエス-トムソン・マイクロエレクトロニクス・インコーポレイテッド
• 半導体メモリ装置
  Gazette classification：公開公報   Application number：特願平5-085220   Applicant：株式会社東芝
• 特開平1-279491