集積回路構造体

Inventor：
Applicant, Patent owner：
Agent (3)：坂口博 , 市位嘉宏 , 上野剛史
Gazette classification：公開公報
Application number (International application number)：2004349300
Publication number (International publication number)：2005167252
Application date： Dec. 02, 2004
Publication date： Jun. 23, 2005
Summary：

【課題】 CMOSにおいて、PFETの延長部が長いことに起因する直列抵抗の増大を防止する。【解決手段】基板110に設けられたチャネル領域の上方にゲート導電体112を形成し、当該ゲート導電体に隣接して側壁スペーサ134を形成し、基板にソース延長部とドレイン延長部を形成する。PFETの側壁スペーサはNFETの側壁スペーサよりも大きい(すなわちゲート導電体からより遠くまで伸びている)。【選択図】図8

Claim (excerpt)：

同一基板上に第1の型のトランジスタおよび第2の型のトランジスタを備えた集積回路構造体であって、前記第1の型のトランジスタおよび前記第2の型のトランジスタは、前記基板に設けられたチャネル領域の上方に形成されたゲート導電体と、前記ゲート導電体に隣接して設けられた側壁スペーサと、前記チャネル領域の両側に設けられたソース延長部およびドレイン延長部とを備え、前記第1の型のトランジスタの前記側壁スペーサが前記第2の型のトランジスタの前記側壁スペーサよりも大きい、集積回路構造体。

IPC (2)：

H01L21/8238 , H01L27/092

FI (1)：

H01L27/08 321E

F-Term (13)：

5F048AC03 , 5F048BA01 , 5F048BB05 , 5F048BB08 , 5F048BB12 , 5F048BC18 , 5F048BC19 , 5F048BE06 , 5F048BG13 , 5F048DA23 , 5F048DA25 , 5F048DA27 , 5F048DA30

Patent cited by the Patent：

Cited by examiner (6)

MIS型半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願平5-215825 Applicant：株式会社東芝
個別に最適化されたNチャネルおよびPチャネルトランジスタ性能のための除去可能なサイドウォールスペーサを用いるCMOSプロセス
Gazette classification：公表公報 Application number：特願2000-511192 Applicant：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
半導体装置及び半導体装置の製造方法
Gazette classification：公開公報 Application number：特願2000-200257 Applicant：株式会社東芝

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