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J-GLOBAL ID：200903060861841721

半導体メモリ回路

Inventor： 松井 義徳
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993144147
Publication number (International publication number)：1994076575
Application date： Jun. 16, 1993
Publication date： Mar. 18, 1994
Summary：

【要約】【目的】選択・センス増幅回路と外部回路との間のデータ入出力部分のレイアウトの単純化とチップ面積の縮小をはかる。【構成】第1及び第2の選択・センス増幅回路SSA11〜SSA17,SSA21,SSA22それぞれに1対1対応で入出力切換回路IOS1〜IOS9を設ける。これら入出力切換回路IOS1〜IOS9とデータバスDB11,DB12〜DB41,DB42との間を、これらデータバスそれぞれに接続可能なメモリセル列が同数になるように接続する。

Claim (excerpt)：

複数のメモリセル列を各各が含みこれらメモリセル列のそれぞれ延びる方向にそれらメモリセル列相互間の対応関係を保って配置された複数のメモリセルアレイと、前記メモリセルアレイの互いに隣接する1対の各各の間のアレイ間領域にそれぞれ配置されそれらアレイ間領域の両側にあるメモリセルアレイの複数のメモリセル列のうち奇数番目または偶数番目のメモリセル列の一方を片側ずつ選択する第1の選択手段とこの第1の選択手段で選択されたメモリセル列の読出しデータを1対1対応でそれぞれ増幅する複数の増幅手段とこの複数の増幅手段のうちの1つ及び前記第1の選択手段で選択されたメモリセル列のうちの1つを選択して対応データ入出力線に接続する第2の選択手段とを含み選択された片側のメモリセルアレイの定められた奇数番目または偶数番目のメモリセル列からの増幅された読出しデータのうちの1つを対応データ入出力線に伝達しこの対応データ入出力線に伝達された書込み用のデータを選択されたメモリセルアレイの選択されたメモリセル列に供給する複数の第1の選択・センス増幅回路と、前記複数のメモリセルアレイの配置の両端のメモリセルアレイの外側に配置されてこのメモリセルアレイ対応の第1の選択・センス増幅回路とは異なるように定められた前記両端のメモリセルアレイの奇数番目または偶数番目のメモリセル列の読出しデータを1対1対応でそれぞれ増幅する複数の増幅手段とこの複数の増幅手段のうちの1つ及び前記両端のメモリセルアレイの定められた奇数番目または偶数番目のメモリセル列のうちの1つを選択して対応データ入出力線に接続する選択手段とを含み前記両端のメモリセルアレイの定められた奇数番目または偶数番目のメモリセル列からの増幅された読出しデータのうちの1つを前記対応データ入出力線に伝達し外部回路からこの対応データ入出力線に伝達された書込み用のデータを前記両端のメモリセルアレイの選択されたメモリセル列に供給する2つの第2の選択・センス増幅回路と、外部回路との間でビットパラレルに授受するデータの各々のビットそれぞれに対応の複数のデータバスと、前記複数の第1及び第2の選択・センス増幅回路に1対1対応で配置され第1の入出力端を対応の選択・センス増幅回路のデータ入出力線に第2の入出力端を前記複数のデータバスのうちの1つにこれらデータバスにそれぞれデータ授受可能なメモリセル列の数が互いに同数になるようにそれぞれ接続して前記複数のデータバスの各各と対応選択・センス増幅回路のうちの1つとの間でデータ授受を行う複数の入出力切換回路とを有する半導体メモリ回路。

Patent cited by the Patent：

Cited by examiner (1)

• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平4-072723   Applicant：三洋電機株式会社