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J-GLOBAL ID：200903061377275122

半導体装置の製造方法

Inventor：
小林 孝彰

About 小林 孝彰


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996256913
Publication number (International publication number)：1998261709
Application date： Sep. 27, 1996
Publication date： Sep. 29, 1998
Summary：
【要約】 (修正有)【課題】簡単かつ高信頼性の多層配線を形成することができる半導体装置の製造方法を提供する。【解決手段】半導体基板1上に形成された第1絶縁膜2上に、第1アルミニウム膜3、タングステン膜4及び第2絶縁膜5を連続して成膜する。次に、通常のフォトリソグラフィを用いて上下層配線を接続する柱形成領域に第1レジストパターン6を形成し、第2絶縁膜をエッチング除去して第2絶縁膜パターン5aを形成する。次に、前記第2絶縁膜パターンを含む領域に第2レジストパターン7を形成し、タングステン膜及びアルミニウム膜をエッチング除去する。次に、前記第2絶縁膜パターン5aをマスクとしてタングステンパターン4aをエッチング除去して接続柱4bを形成する。次に、表面を平坦化するとともに柱の一部を研磨して上部を露出させる。その後、上層配線を形成する。
Claim (excerpt)：
半導体基板面に形成された下地絶縁膜上に第1の導線膜を成膜する行程と、前記第1の導電膜上に連続して第2の導電膜を成膜する行程と、前記第2の導電膜上に第1の絶縁膜を成膜する行程と、フォトリソグラフィを用いて前記第1の絶縁膜をパターン加工して上下層の配線を電気的に接続するための柱を形成する領域に第1の絶縁膜パターンを形成する行程と、フォトリソグラフィを用いて前記第2の導電膜と前記第1の導電膜を連続してエッチング加工し第1の積層配線パターンを形成する行程と、前記第1の絶縁膜パターンをマスクとして前記積層配線パターンのうち第2の導電膜パターンをエッチング除去し、第1の導電膜からなる下層配線パターンと第2の導電膜からなる上下層の配線を電気的に接続するための柱を形成する行程と、前記柱の高さを超える厚さに第2の絶縁膜を成膜する行程と、前記第2の絶縁膜の表面を化学的機械的研磨し、前記第2の絶縁膜を平坦化するとともに前記柱の表面を露出させる行程と、第3の導電膜を成膜する行程と、フォトリソグラフィを用いて前記第3の導電膜をエッチング加工し第2の配線パターンを形成する行程とを含むことを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/768 ,  H01L 21/304 321
FI (2)：
H01L 21/90 B ,  H01L 21/304 321 S
Patent cited by the Patent：
Cited by examiner (2)

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