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J-GLOBAL ID：200903061663812917

半導体記憶装置

Inventor： 柴田 一雄
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992150205
Publication number (International publication number)：1993342873
Application date： Jun. 10, 1992
Publication date： Dec. 24, 1993
Summary：

【要約】【目的】デジット線を1/2VCCレベルにプリチャージするとき、このプリチャージレベルが落ち込みを起こして消費電流が増加したり、セルデータの破壊が起こることを防止する。【構成】デジット線D1,▽D1...Di,▽Diをプリチャージするための配線と、プリチャージレベル発生回路1及びセル対極(節点N3)との間にトランスファゲートのトランジスタQAを設ける。このトランジスタQAのゲートをプリチャージ信号ΦP がハイになる前にロウの状態にして、プリチャージ用配線とプリチャージレベル発生回路1とを一時的に切りはなす。プリチャージ信号ΦP がハイになっても、プリチャージレベル発生回路1及びセル対極は、デジット線プリチャージ用配線と切りはなされているので、デジットプリチャージで発生したプリチャージレベルの落ち込みの影響が遮断され、セルデータの破壊及び消費電流の増加を防ぐことが可能となる。

Claim (excerpt)：

一つのMOS電界効果トランジスタと一つの容量とで構成されるメモリセルの容量対極のレベル設定およびデジット線のプリチャージに電源電圧の1/2のレベルを用い、前記電源電圧の1/2のレベルを、同一のプリチャージレベル発生回路から供給する型の半導体記憶装置において、デジット線のプリチャージ用配線と前記プリチャージレベル発生回路との間に設けられたスイッチ回路と、前記スイッチ回路を、活性化時および非活性化時の所定期間オフ状態に制御する回路とを備えたことを特徴とする半導体記憶装置。

IPC (2)：

G11C 11/409 ,  G11C 11/41

FI (2)：

G11C 11/34 353 F ,  G11C 11/34 M

Patent cited by the Patent：

Cited by examiner (3)

• 擬似SRAM
  Gazette classification：公開公報   Application number：特願平3-335268   Applicant：シャープ株式会社
• 特開平4-047588
  
• 特開昭57-071580