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J-GLOBAL ID：200903062237155808

半導体装置の製造方法

Inventor： ジャック・エー・マンデルマン ,  森門 六月生 ,  ハーバート・ホ ,  ジェフリー・ピー・ガンビノ
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション ,  株式会社東芝
Agent (1)： 鈴江 武彦 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998342719
Publication number (International publication number)：1999297812
Application date： Dec. 02, 1998
Publication date： Oct. 29, 1999
Summary：

【要約】【課題】 浅いトレンチを用いた素子分離における凹部(devot) を減少させることを可能とする半導体装置の製造方法を提供すること。【解決手段】 半導体基板に素子分離用のトレンチを形成する工程、前記トレンチ内面に窒化膜を形成する工程、前記トレンチ内をマスク材料で満たすように、全面にマスク材料を堆積する工程、前記マスク材料を、前記トレンチ内のマスク材料の表面のレベルが前記半導体基板の表面のレベルより下になるように、エッチングする工程、前記エッチングにより露出した前記トレンチ内面上部の窒化膜を除去する工程、前記トレンチ内のマスク材料を除去する工程、前記トレンチ内を素子分離材料で埋め込み、素子分離領域を形成する工程、および前記素子分離領域により分離された素子領域にトランジスタを形成する工程を具備する。

Claim (excerpt)：

半導体基板に素子分離用のトレンチを形成する工程、前記トレンチ内面に窒化膜を形成する工程、前記トレンチ内をマスク材料で満たすように、全面にマスク材料を堆積する工程、前記マスク材料を、前記トレンチ内のマスク材料の表面のレベルが前記半導体基板の表面のレベルより下になるように、エッチングする工程、前記エッチングにより露出した前記トレンチ内面上部の窒化膜を除去する工程、前記トレンチ内のマスク材料を除去する工程、前記トレンチ内を素子分離材料で埋め込み、素子分離領域を形成する工程、および前記素子分離領域により分離された素子領域にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法。

Patent cited by the Patent：

Cited by examiner (1)

• 基板中の浅いトレンチアイソレ-ション構造および基板上の集積回路デバイス内のホットキャリアの信頼性の問題を減少するための方法
  Gazette classification：公開公報   Application number：特願平10-374409   Applicant：シーメンスアクチエンゲゼルシヤフト