補助ゲート付き薄膜SOI高電圧トランジスタ及びその製造方法

Inventor： ,
Applicant, Patent owner：
Agent (1)：特許業務法人原謙三国際特許事務所
Gazette classification：公開公報
Application number (International application number)：2008113106
Publication number (International publication number)：2009004746
Application date： Apr. 23, 2008
Publication date： Jan. 08, 2009
Summary：

【課題】薄膜SOIを備えた高電圧トランジスタを実現する。【解決手段】本発明に係るSOI高電圧トランジスタ200の製造方法においては、SOI基板201のSi上部層206に、制御チャネル領域208及びこれに近接する補助チャネル領域210を形成し、制御チャネル領域208上に制御ゲート220と、補助チャネル領域210上に補助ゲート222とを形成する。ソース領域212を制御チャネル領域208に近接して形成し、LDD領域216は、補助チャネル領域210とドレイン領域218との間に挿入され、内部ドレイン領域214は、制御チャネル領域208と補助チャネル領域210との間に挿入される。Si上部層206は、層厚5〜200nmの範囲に薄化され、隆起した、ソース領域212、ドレイン領域218、LDD領域216及び内部ドレイン領域214が形成される。【選択図】図2

Claim (excerpt)：

シリコン(Si)-オン-インシュレータ(SOI)高電圧トランジスタの製造方法であって、 Si上部層を有するSOI基板を準備する工程と、前記Si上部層中に、制御チャネル領域と、当該制御チャネル領域に近接する補助チャネル領域とを形成する工程と、前記制御チャネル領域上に制御ゲートを形成し、前記補助チャネル領域上に補助ゲートを形成する工程と、ドレイン領域、前記制御チャネル領域に近接するソース領域、前記補助チャネル領域と前記ドレイン領域との間に挿入された低ドープドレイン(LDD)領域、及び前記制御チャネル領域と前記補助チャネル領域との間に挿入された内部ドレイン領域を形成する工程と、を包含することを特徴とするSOI高電圧トランジスタの製造方法。

IPC (2)：

H01L 29/786 , H01L 21/336

FI (3)：

H01L29/78 617N , H01L29/78 616A , H01L29/78 618D

F-Term (26)：

5F110AA06 , 5F110AA13 , 5F110BB12 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE02 , 5F110EE08 , 5F110EE28 , 5F110EE32 , 5F110FF02 , 5F110GG02 , 5F110GG22 , 5F110GG24 , 5F110GG25 , 5F110GG32 , 5F110GG34 , 5F110GG42 , 5F110GG58 , 5F110HJ01 , 5F110HJ04 , 5F110HK05 , 5F110HK40 , 5F110HM02 , 5F110HM12 , 5F110HM15

Patent cited by the Patent：

Cited by examiner (1)

シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス
Gazette classification：公開公報 Application number：特願2004-333824 Applicant：アギアシステムズインコーポレーテッド

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