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J-GLOBAL ID：200903056047743797

シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス

Inventor：
ムハメッド アイマン シビブ

About ムハメッド アイマン シビブ

, 
シュミン シュ

About シュミン シュ


Applicant, Patent owner：
アギア システムズ インコーポレーテッド

About アギア システムズ インコーポレーテッド


Agent (9)： 岡部 正夫 ,  加藤 伸晃 ,  産形 和央 ,  岡部 讓 ,  臼井 伸一 ,  越智 隆夫 ,  本宮 照久 ,  朝日 伸光 ,  三山 勝巳
Gazette classification：公開公報
Application number (International application number)：2004333824
Publication number (International publication number)：2005159349
Application date： Nov. 18, 2004
Publication date： Jun. 16, 2005
Summary：
【課題】デバイスの破壊電圧を大きく低下させずにLDMOSデバイスのオン抵抗を減少可能にすること。【解決手段】半導体デバイスが、第1導電型の基板、基板の少なくとも一部分上に形成された絶縁層、および絶縁層の少なくとも一部分上に形成された第2導電型のエピタキシャル層を備える。第1、第2導電型のソース/ドレイン領域が、エピタキシャル層内でその上面に近接して形成され、第1、第2ソース/ドレイン領域は互いに横に間隔を置いて設置される。ゲートは、エピタキシャル層の上でその上面に近接して、少なくとも部分的に第1および第2ソース/ドレイン領域の間に形成される。このデバイスはさらに、エピタキシャル層と、絶縁層を貫通して形成され、基板、第1ソース/ドレイン領域、およびエピタキシャル層と直接に電気的に接続するように構成された第1のソース/ドレイン接点と、エピタキシャル層を貫通して形成され、第2ソース/ドレイン領域に直接に電気的に接続できるように構成された第2ソース/ドレイン接点とを備える。【選択図】図1
Claim (excerpt)：
第1導電型の基板と、 前記基板の少なくとも一部分上に形成された第1の絶縁層と、 前記第1絶縁層の少なくとも一部分上に形成された第2導電型のエピタキシャル層と、 前記エピタキシャル層内でその上面に近接して形成され、互いに横に間隔を置いて設置された第2導電型の第1および第2ソース/ドレイン領域と、 前記エピタキシャル層の上にその上面に近接して、少なくとも部分的に前記第1および第2ソース/ドレイン領域の間に形成されたゲートと、 前記エピタキシャル層および第1絶縁層を貫通して形成され、前記基板、前記第1ソース/ドレイン領域および前記エピタキシャル層を直接に電気接続するように構成された第1ソース/ドレイン接点と、 前記エピタキシャル層を少なくとも部分的に貫通して形成され、前記第2ソース/ドレイン領域と直接に電気接続するように構成された第2ソース/ドレイン接点とを備える、半導体デバイス。
IPC (1)：
H01L29/786
FI (2)：
H01L29/78 616V ,  H01L29/78 617N
F-Term (30)：
5F110AA01 ,  5F110AA07 ,  5F110BB04 ,  5F110BB12 ,  5F110CC02 ,  5F110DD01 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD22 ,  5F110EE02 ,  5F110EE03 ,  5F110EE09 ,  5F110EE28 ,  5F110EE30 ,  5F110EE45 ,  5F110FF02 ,  5F110GG02 ,  5F110GG24 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HK05 ,  5F110HL02 ,  5F110HL03 ,  5F110HM02 ,  5F110HM12 ,  5F110HM15 ,  5F110QQ11 ,  5F110QQ17
Patent cited by the Patent：
Cited by applicant (1)
  • 米国特許出願第10/623,983号
Cited by examiner (5)
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